dchufa.v

来自「在ise下设计的蝶形变换程序」· Verilog 代码 · 共 29 行

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    21:30:27 11/21/2006 
// Design Name: 
// Module Name:    dchufa 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module dchufa(clk, data_in, data_out);
    input clk;
    input [9:0] data_in;
    output [9:0] data_out;
    reg [9:0] data_out;
	 always@(posedge clk)
     data_out<=data_in;
endmodule