📄 ccmul.spl
字号:
[Inputs]
clk
=x_in[9:0]=
=y_in[9:0]=
=c_in[9:0]=
=cps_in[10:0]=
=cms_in[10:0]=
[Outputs]
=r_out[9:0]=
=i_out[9:0]=
[BiDir]
[ATTRIBUTES]
VeriModel ccmul
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