p00ra000.kis

FPGA-CPLD_DesignTool(example7),需要的朋友可以下载

.i 1
.o 6
.s 6
.p 17
.reset Rst
.resettype async
.clock Clk
.resetstate st1
.type fdr
.ilb In0
.ob Out0 Out1 Out2 Out3 Out4 Out5
.obdefault 000000
.ffname current_state
.fftype d
.usedc 0
.code one
- st1 st2 000000
0 st2 st2 000000
1 st2 st4 000000
1 st4 st4 000000
0 st4 st8 000000
0 st8 st8 000000
1 st8 st16 000000
1 st16 st16 000000
0 st16 st32 000000
1 st32 st4 000000
0 st32 st32 000000
- st1 void 100000
- st2 void 010000
- st4 void 001000
- st8 void 000100
- st16 void 000010
- st32 void 000001
.e
st1	1
st2	2
st4	4
st8	8
st16	16
st32	32