adder4.v

来自「verilog hdl教程135例」· Verilog 代码 · 共 8 行

8 行

module adder4(cout,sum,ina,inb,cin);
output[3:0] sum;
output cout;
input[3:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin;
endmodule

adder4.v - 源码说明

本页面展示了「verilog hdl教程135例」中的 adder4.v 源码文件，采用 Verilog 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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