dpll.fit.rpt

用一片CPLD实现数字锁相环,用VHDL或V语言.

; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/so2007/cpld_pro/DPLL2007/DPLL0227+V+qt6/dpll.pin.


+---------------------------------------------------------------------+
; Fitter Resource Usage Summary                                       ;
+---------------------------------------------+-----------------------+
; Resource                                    ; Usage                 ;
+---------------------------------------------+-----------------------+
; Total logic elements                        ; 92 / 10,570 ( < 1 % ) ;
;     -- Combinational with no register       ; 50                    ;
;     -- Register only                        ; 6                     ;
;     -- Combinational with a register        ; 36                    ;
;                                             ;                       ;
; Logic element usage by number of LUT inputs ;                       ;
;     -- 4 input functions                    ; 26                    ;
;     -- 3 input functions                    ; 24                    ;
;     -- 2 input functions                    ; 29                    ;
;     -- 1 input functions                    ; 10                    ;
;     -- 0 input functions                    ; 3                     ;
;                                             ;                       ;
; Logic elements by mode                      ;                       ;
;     -- normal mode                          ; 43                    ;
;     -- arithmetic mode                      ; 49                    ;
;     -- qfbk mode                            ; 2                     ;
;     -- register cascade mode                ; 0                     ;
;     -- synchronous clear/load mode          ; 30                    ;
;     -- asynchronous clear/load mode         ; 42                    ;
;                                             ;                       ;
; Total LABs                                  ; 14 / 1,057 ( 1 % )    ;
; Logic elements in carry chains              ; 55                    ;
; User inserted logic elements                ; 0                     ;
; Virtual pins                                ; 0                     ;
; I/O pins                                    ; 5 / 336 ( 1 % )       ;
;     -- Clock pins                           ; 2 / 16 ( 13 % )       ;
; Global signals                              ; 3                     ;
; M512s                                       ; 0 / 94 ( 0 % )        ;
; M4Ks                                        ; 0 / 60 ( 0 % )        ;
; M-RAMs                                      ; 0 / 1 ( 0 % )         ;
; Total memory bits                           ; 0 / 920,448 ( 0 % )   ;
; Total RAM block bits                        ; 0 / 920,448 ( 0 % )   ;
; DSP block 9-bit elements                    ; 0 / 48 ( 0 % )        ;
; PLLs                                        ; 0 / 6 ( 0 % )         ;
; Global clocks                               ; 3 / 16 ( 19 % )       ;
; Regional clocks                             ; 0 / 16 ( 0 % )        ;
; Fast regional clocks                        ; 0 / 8 ( 0 % )         ;
; SERDES transmitters                         ; 0 / 44 ( 0 % )        ;
; SERDES receivers                            ; 0 / 44 ( 0 % )        ;
; Maximum fan-out node                        ; reset                 ;
; Maximum fan-out                             ; 43                    ;
; Highest non-global fan-out signal           ; dpout~1               ;
; Highest non-global fan-out                  ; 31                    ;
; Total fan-out                               ; 400                   ;
; Average fan-out                             ; 4.08                  ;
+---------------------------------------------+-----------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                      ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name      ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk       ; M20   ; 1        ; 0            ; 12           ; 0           ; 32                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; reset     ; M21   ; 1        ; 0            ; 12           ; 2           ; 43                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; signal_in ; J2    ; 5        ; 53           ; 21           ; 1           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                                   ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load  ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; signal_out ; W8    ; 7        ; 41           ; 0            ; 1           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; Fitter               ; 10 pF ;
; syn        ; H21   ; 2        ; 0            ; 21           ; 2           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; Fitter               ; 10 pF ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+


+----------------------------------------------------------+
; I/O Bank Usage                                           ;
+----------+----------------+---------------+--------------+
; I/O Bank ; Usage          ; VCCIO Voltage ; VREF Voltage ;
+----------+----------------+---------------+--------------+
; 1        ; 2 / 29 ( 7 % ) ; 3.3V          ; --           ;