div20pll.hier_info

用一片CPLD实现数字锁相环,用VHDL或V语言.

|Div20PLL
clock => clk4M.CLK
clock => reg[0].CLK
clock => reg[1].CLK
clock => reg[2].CLK
clock => reg[3].CLK
clock => reg[4].CLK
clock => phase[0].CLK
clock => phase[1].CLK
clock => pulcnt[0].CLK
clock => pulcnt[1].CLK
clock => pulcnt[2].CLK
clock => pulcnt[3].CLK
clock => pulcnt[4].CLK
clock => cmp.CLK
clock => dly4M.CLK
clock => dly3reg.CLK
clock => fb.CLK
clock => fa.CLK
flow => fa.DATAIN
clkout <= clk4M.DB_MAX_OUTPUT_PORT_TYPE