gen_clk_1.v

来自「基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 」· Verilog 代码 · 共 28 行

/** 产生规定数目的时钟脉冲 **/

					
module GEN_CLK (CLK_IN, CLR, CLK_OUT);		
    input   CLK_IN, CLR;
    output  CLK_OUT;  
    reg     [16:0] Q;
    parameter NUM=15;             // 产生15个时钟脉冲
	
    
   always @ (posedge CLK_IN or negedge CLR)
     begin
       if (!CLR)
         begin
           Q=0;
         end
       else if (Q==NUM*2)
         begin
           Q=Q;
         end
       else
           Q=Q+1;
     end

   assign  CLK_OUT=Q[0];
endmodule