📄 dds_vhdl.map.rpt
字号:
|-- cntr_kv8:auto_generated
|-- lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1
|-- cntr_pd8:auto_generated
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |DDS_VHDL ; 815 (1) ; 601 ; 39424 ; 38 ; 0 ; 214 (1) ; 311 (0) ; 290 (0) ; 108 (0) ; |DDS_VHDL ;
; |REG10B:u5| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (2) ; 8 (8) ; 8 (8) ; |DDS_VHDL|REG10B:u5 ;
; |REG32B:u2| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 12 (12) ; 12 (12) ; |DDS_VHDL|REG32B:u2 ;
; |sin_rom:u3| ; 66 (0) ; 40 ; 10240 ; 0 ; 0 ; 26 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u3 ;
; |altsyncram:altsyncram_component| ; 66 (0) ; 40 ; 10240 ; 0 ; 0 ; 26 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component ;
; |altsyncram_m9t:auto_generated| ; 66 (0) ; 40 ; 10240 ; 0 ; 0 ; 26 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated ;
; |altsyncram_t5b2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|altsyncram_t5b2:altsyncram1 ;
; |sld_mod_ram_rom:mgl_prim2| ; 66 (27) ; 40 ; 0 ; 0 ; 0 ; 26 (10) ; 8 (6) ; 32 (11) ; 19 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
; |lpm_counter:ram_rom_addr_reg_rtl_0| ; 10 (0) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (0) ; 10 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0 ;
; |cntr_kv8:auto_generated| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (10) ; 10 (10) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0|cntr_kv8:auto_generated ;
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; |sin_rom:u6| ; 66 (0) ; 40 ; 10240 ; 0 ; 0 ; 26 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u6 ;
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; |altsyncram_t5b2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|altsyncram_t5b2:altsyncram1 ;
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