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📁 cpld-epm7128stc100-10驱动四位LED结果显示1234
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{ "Warning" "WTAN_NO_CLOCKS" "" "Warning: Found pins functioning as undefined clocks and/or memory enables" { { "Info" "ITAN_NODE_MAP_TO_CLK" "clock " "Info: Assuming node clock is an undefined clock" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" "" "" { Text "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" 4 -1 0 } } { "c:/altera/quartus41/bin/Assignment Editor.qase" "" "" { Assignment "c:/altera/quartus41/bin/Assignment Editor.qase" 1 { { 0 "clock" } } } }  } 0}  } {  } 0}
{ "Info" "ITDB_FULL_CLOCK_REG_RESULT" "clock register lpm_counter:count_rtl_0\|dffs\[0\] register lpm_counter:count_rtl_0\|dffs\[14\] 100.0 MHz 10.0 ns Internal " "Info: Clock clock has Internal fmax of 100.0 MHz between source register lpm_counter:count_rtl_0\|dffs\[0\] and destination register lpm_counter:count_rtl_0\|dffs\[14\] (period= 10.0 ns)" { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "6.000 ns + Longest register register " "Info: + Longest register to register delay is 6.000 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns lpm_counter:count_rtl_0\|dffs\[0\] 1 REG LC17 15 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC17; Fanout = 15; REG Node = 'lpm_counter:count_rtl_0\|dffs\[0\]'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "" { lpm_counter:count_rtl_0|dffs[0] } "NODE_NAME" } } } { "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" "" "" { Text "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" 279 12 0 } }  } 0} { "Info" "ITDB_NODE_DELAY" "IC(1.000 ns) + CELL(5.000 ns) 6.000 ns lpm_counter:count_rtl_0\|dffs\[14\] 2 REG LC1 8 " "Info: 2: + IC(1.000 ns) + CELL(5.000 ns) = 6.000 ns; Loc. = LC1; Fanout = 8; REG Node = 'lpm_counter:count_rtl_0\|dffs\[14\]'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "6.000 ns" { lpm_counter:count_rtl_0|dffs[0] lpm_counter:count_rtl_0|dffs[14] } "NODE_NAME" } } } { "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" "" "" { Text "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" 279 12 0 } }  } 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "5.000 ns 83.33 % " "Info: Total cell delay = 5.000 ns ( 83.33 % )" {  } {  } 0} { "Info" "ITDB_TOTAL_IC_DELAY" "1.000 ns 16.67 % " "Info: Total interconnect delay = 1.000 ns ( 16.67 % )" {  } {  } 0}  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "6.000 ns" { lpm_counter:count_rtl_0|dffs[0] lpm_counter:count_rtl_0|dffs[14] } "NODE_NAME" } } }  } 0} { "Info" "ITDB_FULL_CLOCK_SKEW_RESULT" "0.000 ns - Smallest " "Info: - Smallest clock skew is 0.000 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "clock destination 1.500 ns + Shortest register " "Info: + Shortest clock path from clock clock to destination register is 1.500 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.500 ns) 1.500 ns clock 1 CLK PIN_87 15 " "Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_87; Fanout = 15; CLK Node = 'clock'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "" { clock } "NODE_NAME" } } } { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" "" "" { Text "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" 4 -1 0 } }  } 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 1.500 ns lpm_counter:count_rtl_0\|dffs\[14\] 2 REG LC1 8 " "Info: 2: + IC(0.000 ns) + CELL(0.000 ns) = 1.500 ns; Loc. = LC1; Fanout = 8; REG Node = 'lpm_counter:count_rtl_0\|dffs\[14\]'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "0.000 ns" { clock lpm_counter:count_rtl_0|dffs[14] } "NODE_NAME" } } } { "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" "" "" { Text "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" 279 12 0 } }  } 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.500 ns 100.00 % " "Info: Total cell delay = 1.500 ns ( 100.00 % )" {  } {  } 0}  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "1.500 ns" { clock lpm_counter:count_rtl_0|dffs[14] } "NODE_NAME" } } }  } 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "clock source 1.500 ns - Longest register " "Info: - Longest clock path from clock clock to source register is 1.500 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.500 ns) 1.500 ns clock 1 CLK PIN_87 15 " "Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_87; Fanout = 15; CLK Node = 'clock'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "" { clock } "NODE_NAME" } } } { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" "" "" { Text "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" 4 -1 0 } }  } 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 1.500 ns lpm_counter:count_rtl_0\|dffs\[0\] 2 REG LC17 15 " "Info: 2: + IC(0.000 ns) + CELL(0.000 ns) = 1.500 ns; Loc. = LC17; Fanout = 15; REG Node = 'lpm_counter:count_rtl_0\|dffs\[0\]'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "0.000 ns" { clock lpm_counter:count_rtl_0|dffs[0] } "NODE_NAME" } } } { "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" "" "" { Text "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" 279 12 0 } }  } 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.500 ns 100.00 % " "Info: Total cell delay = 1.500 ns ( 100.00 % )" {  } {  } 0}  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "1.500 ns" { clock lpm_counter:count_rtl_0|dffs[0] } "NODE_NAME" } } }  } 0}  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "1.500 ns" { clock lpm_counter:count_rtl_0|dffs[14] } "NODE_NAME" } } } { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "1.500 ns" { clock lpm_counter:count_rtl_0|dffs[0] } "NODE_NAME" } } }  } 0} { "Info" "ITDB_FULL_TCO_DELAY" "2.000 ns + " "Info: + Micro clock to output delay of source is 2.000 ns" {  } { { "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" "" "" { Text "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" 279 12 0 } }  } 0} { "Info" "ITDB_FULL_TSU_DELAY" "2.000 ns + " "Info: + Micro setup delay of destination is 2.000 ns" {  } { { "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" "" "" { Text "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" 279 12 0 } }  } 0}  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "6.000 ns" { lpm_counter:count_rtl_0|dffs[0] lpm_counter:count_rtl_0|dffs[14] } "NODE_NAME" } } } { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "1.500 ns" { clock lpm_counter:count_rtl_0|dffs[14] } "NODE_NAME" } } } { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "1.500 ns" { clock lpm_counter:count_rtl_0|dffs[0] } "NODE_NAME" } } }  } 0}
{ "Info" "ITDB_FULL_TCO_RESULT" "clock seg\[1\] lpm_counter:count_rtl_0\|dffs\[13\] 13.000 ns register " "Info: tco from clock clock to destination pin seg\[1\] through register lpm_counter:count_rtl_0\|dffs\[13\] is 13.000 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "clock source 1.500 ns + Longest register " "Info: + Longest clock path from clock clock to source register is 1.500 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.500 ns) 1.500 ns clock 1 CLK PIN_87 15 " "Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_87; Fanout = 15; CLK Node = 'clock'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "" { clock } "NODE_NAME" } } } { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" "" "" { Text "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" 4 -1 0 } }  } 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 1.500 ns lpm_counter:count_rtl_0\|dffs\[13\] 2 REG LC8 10 " "Info: 2: + IC(0.000 ns) + CELL(0.000 ns) = 1.500 ns; Loc. = LC8; Fanout = 10; REG Node = 'lpm_counter:count_rtl_0\|dffs\[13\]'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "0.000 ns" { clock lpm_counter:count_rtl_0|dffs[13] } "NODE_NAME" } } } { "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" "" "" { Text "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" 279 12 0 } }  } 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.500 ns 100.00 % " "Info: Total cell delay = 1.500 ns ( 100.00 % )" {  } {  } 0}  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "1.500 ns" { clock lpm_counter:count_rtl_0|dffs[13] } "NODE_NAME" } } }  } 0} { "Info" "ITDB_FULL_TCO_DELAY" "2.000 ns + " "Info: + Micro clock to output delay of source is 2.000 ns" {  } { { "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" "" "" { Text "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" 279 12 0 } }  } 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "9.500 ns + Longest register pin " "Info: + Longest register to pin delay is 9.500 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns lpm_counter:count_rtl_0\|dffs\[13\] 1 REG LC8 10 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC8; Fanout = 10; REG Node = 'lpm_counter:count_rtl_0\|dffs\[13\]'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "" { lpm_counter:count_rtl_0|dffs[13] } "NODE_NAME" } } } { "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" "" "" { Text "c:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf" 279 12 0 } }  } 0} { "Info" "ITDB_NODE_DELAY" "IC(1.000 ns) + CELL(7.000 ns) 8.000 ns seg_reg\[1\]~3 2 COMB LC16 1 " "Info: 2: + IC(1.000 ns) + CELL(7.000 ns) = 8.000 ns; Loc. = LC16; Fanout = 1; COMB Node = 'seg_reg\[1\]~3'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "8.000 ns" { lpm_counter:count_rtl_0|dffs[13] seg_reg[1]~3 } "NODE_NAME" } } } { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" "" "" { Text "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" 6 -1 0 } }  } 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.500 ns) 9.500 ns seg\[1\] 3 PIN PIN_92 0 " "Info: 3: + IC(0.000 ns) + CELL(1.500 ns) = 9.500 ns; Loc. = PIN_92; Fanout = 0; PIN Node = 'seg\[1\]'" {  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "1.500 ns" { seg_reg[1]~3 seg[1] } "NODE_NAME" } } } { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" "" "" { Text "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/lin.v" 2 -1 0 } }  } 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "8.500 ns 89.47 % " "Info: Total cell delay = 8.500 ns ( 89.47 % )" {  } {  } 0} { "Info" "ITDB_TOTAL_IC_DELAY" "1.000 ns 10.53 % " "Info: Total interconnect delay = 1.000 ns ( 10.53 % )" {  } {  } 0}  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "9.500 ns" { lpm_counter:count_rtl_0|dffs[13] seg_reg[1]~3 seg[1] } "NODE_NAME" } } }  } 0}  } { { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "1.500 ns" { clock lpm_counter:count_rtl_0|dffs[13] } "NODE_NAME" } } } { "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" "" "" { Report "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin_cmp.qrpt" Compiler "lin" "UNKNOWN" "V1" "J:/产品系列/mcu+cpld+tcpip+ucos/程序/CPLD/驱动数码管/复件 io卡verilog描述正规成功（修改锁存器写的方式---未加多串口部分，改用正规写法读写可同时进行）/db/lin.quartus_db" { Floorplan "" "" "9.500 ns" { lpm_counter:count_rtl_0|dffs[13] seg_reg[1]~3 seg[1] } "NODE_NAME" } } }  } 0}
{ "Info" "IQEXE_ERROR_COUNT" "Timing Analyzer 0 s 1  " "Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning" { { "Info" "IQEXE_END_BANNER_TIME" "Tue Jan 03 11:53:30 2006 " "Info: Processing ended: Tue Jan 03 11:53:30 2006" {  } {  } 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:00 " "Info: Elapsed time: 00:00:00" {  } {  } 0}  } {  } 0}
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