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📄 dvcpu.ls1

📁 一个调整ADC gain offset 的程序
💻 LS1
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0F07                 252            SLVAADR1:   DS   1
                     253     
----                 254             XSEG  AT  0F2DH
0F2D                 255               DA2FC:   DS   1
A51 MACRO ASSEMBLER  DVCPU                                                                07/14/2006 09:47:05 PAGE     5

                     256     
----                 257             XSEG  AT  0F87H
0F87                 258            SLVAADR2:   DS   1
                     259     
----                 260             XSEG  AT  0F09H
0F09                 261            SLVBADR1:   DS   1
                     262     
----                 263             XSEG  AT  0F2EH
0F2E                 264               DA3FC:   DS   1
                     265     
----                 266             XSEG  AT  0F99H
0F99                 267            SLVBADR2:   DS   1
                     268     
----                 269             XSEG  AT  0F48H
0F48                 270              INTFLG:   DS   1
                     271     
----                 272             XSEG  AT  0F8EH
0F8E                 273            EINT1PEN:   DS   1
                     274     
----                 275             XSEG  AT  0F56H
0F56                 276            OPTION56:   DS   1
                     277     
----                 278             XSEG  AT  0F10H
0F10                 279                 ADC:   DS   1
                     280     
----                 281             XSEG  AT  0F5CH
0F5C                 282              DRCTRL:   DS   1
                     283     
----                 284             XSEG  AT  0F0AH
0F0A                 285            CTRSLVB1:   DS   1
                     286     
----                 287             XSEG  AT  0F9AH
0F9A                 288            CTRSLVB2:   DS   1
                     289     
----                 290             XSEG  AT  0F01H
0F01                 291            IICSTUS1:   DS   1
                     292     
----                 293             XSEG  AT  0F91H
0F91                 294            IICSTUS2:   DS   1
                     295     
----                 296             XSEG  AT  0F2FH
0F2F                 297                 PFC:   DS   1
                     298     
----                 299             XSEG  AT  0F0BH
0F0B                 300              ISPSLV:   DS   1
                     301     
----                 302             XSEG  AT  0F08H
0F08                 303             RCBBUF1:   DS   1
                     304     
----                 305             XSEG  AT  0F98H
0F98                 306             RCBBUF2:   DS   1
                     307     
----                 308             XSEG  AT  0F18H
0F18                 309                 WDT:   DS   1
                     310     
----                 311             XSEG  AT  0F58H
0F58                 312                P4B0:   DS   1
                     313     
----                 314             XSEG  AT  0F03H
0F03                 315             INTFLG1:   DS   1
                     316     
----                 317             XSEG  AT  0F59H
0F59                 318                P4B1:   DS   1
                     319     
----                 320             XSEG  AT  0F93H
0F93                 321             INTFLG2:   DS   1
A51 MACRO ASSEMBLER  DVCPU                                                                07/14/2006 09:47:05 PAGE     6

                     322     
----                 323             XSEG  AT  0F5AH
0F5A                 324                P4B2:   DS   1
                     325     
----                 326             XSEG  AT  0F38H
0F38                 327                P6B0:   DS   1
                     328     
----                 329             XSEG  AT  0F11H
0F11                 330                ADC1:   DS   1
                     331     
----                 332             XSEG  AT  0F5BH
0F5B                 333                P4B3:   DS   1
                     334     
----                 335             XSEG  AT  0F39H
0F39                 336                P6B1:   DS   1
                     337     
----                 338             XSEG  AT  0F89H
0F89                 339               ETMOD:   DS   1
                     340     
----                 341             XSEG  AT  0F12H
0F12                 342                ADC2:   DS   1
                     343     
----                 344             XSEG  AT  0F82H
0F82                 345               PORT4:   DS   1
                     346     
----                 347             XSEG  AT  0F3AH
0F3A                 348                P6B2:   DS   1
                     349     
----                 350             XSEG  AT  0F13H
0F13                 351                ADC3:   DS   1
                     352     
----                 353             XSEG  AT  0F3BH
0F3B                 354                P6B3:   DS   1
                     355     
----                 356             XSEG  AT  0F81H
0F81                 357               PORT6:   DS   1
                     358     
----                 359             XSEG  AT  0F3CH
0F3C                 360                P6B4:   DS   1
                     361     
----                 362             XSEG  AT  0F3DH
0F3D                 363                P6B5:   DS   1
                     364     ; #include "syscfg.h"
                     365     ; #include "reg51.h"
                     366     ; #include "DataType.h"
                     367     ; #include "dvcpu.h"
                     368     ; #include "mtv415.h"
                     369     ; #include "ram.h"
                     370     ; #include "dvIIC.h"
                     371     ; #include "fpga.h"
                     372     ; #include "utility.h"
                     373     ; 
                     374     ; //chip configuration
                     375     ; BYTE xdata PADMOD50 _at_  0xF50;
                     376     ; BYTE xdata PADMOD51 _at_  0xF51;
                     377     ; BYTE xdata PADMOD52 _at_  0xF52;
                     378     ; BYTE xdata PADMOD53 _at_  0xF53;
                     379     ; BYTE xdata PADMOD54 _at_  0xF54;
                     380     ; BYTE xdata PADMOD55 _at_  0xF55;
                     381     ; BYTE xdata OPTION56 _at_ 0xF56;
                     382     ; BYTE xdata PADMOD57 _at_ 0xF57;
                     383     ; BYTE xdata PADMOD5D _at_ 0xF5D;
                     384     ; 
                     385     ; //IO  port
                     386     ; BYTE xdata P6B0 _at_ 0xF38;
                     387     ; BYTE xdata P6B1 _at_ 0xF39;
A51 MACRO ASSEMBLER  DVCPU                                                                07/14/2006 09:47:05 PAGE     7

                     388     ; BYTE xdata P6B2 _at_ 0xF3A;
                     389     ; BYTE xdata P6B3 _at_ 0xF3B;
                     390     ; BYTE xdata P6B4 _at_ 0xF3C;
                     391     ; BYTE xdata P6B5 _at_ 0xF3D;
                     392     ; BYTE xdata P6B6 _at_ 0xF3E;
                     393     ; BYTE xdata P6B7 _at_ 0xF3F;
                     394     ; BYTE xdata P4B0 _at_ 0xF58;
                     395     ; BYTE xdata P4B1 _at_ 0xF59;
                     396     ; BYTE xdata P4B2 _at_ 0xF5A;
                     397     ; BYTE xdata P4B3 _at_ 0xF5B;
                     398     ; BYTE xdata PORT6 _at_ 0xF81;
                     399     ; BYTE xdata PORT4 _at_ 0xF82;
                     400     ; 
                     401     ; //PWM DAC
                     402     ; BYTE xdata  DA0 _at_ 0xF20;
                     403     ; BYTE xdata  DA1 _at_ 0xF21;
                     404     ; BYTE xdata  DA2 _at_ 0xF22;
                     405     ; BYTE xdata  DA3 _at_ 0xF23;
                     406     ; BYTE xdata  DA2FC _at_ 0xF2D;
                     407     ; BYTE xdata  DA3FC _at_ 0xF2E;
                     408     ; BYTE xdata  PFC _at_ 0xF2F;
                     409     ; 
                     410     ; 
                     411     ; //IIC REGISTER
                     412     ; BYTE xdata IICCTR _at_ 0xF00;
                     413     ; BYTE xdata IICSTUS1 _at_ 0xF01;
                     414     ; BYTE xdata INTFLG1 _at_ 0xF03;
                     415     ; BYTE xdata INTEN1 _at_ 0xF04;
                     416     ; BYTE xdata MBUF  _at_ 0xF05;
                     417     ; BYTE xdata DDCCTRA1 _at_ 0xF06;
                     418     ; BYTE xdata SLVAADR1 _at_ 0xF07;
                     419     ; BYTE xdata RCBBUF1 _at_ 0xF08;
                     420     ; //BYTE xdata TXBBUF1 _at_ 0xF08;
                     421     ; BYTE xdata SLVBADR1 _at_ 0xF09;
                     422     ; BYTE xdata CTRSLVB1 _at_ 0xF0A;
                     423     ; BYTE xdata DDCCTRA2 _at_ 0xF86;
                     424     ; BYTE xdata SLVAADR2 _at_ 0xF87;
                     425     ; BYTE xdata IICSTUS2 _at_ 0xF91;
                     426     ; BYTE xdata INTFLG2 _at_ 0xF93;
                     427     ; BYTE xdata INTEN2 _at_ 0xF94;
                     428     ; BYTE xdata RCBBUF2 _at_ 0xF98;
                     429     ; //BYTE xdata TXBBUF2 _at_ 0xF98;
                     430     ; BYTE xdata SLVBADR2 _at_ 0xF99;
                     431     ; BYTE xdata CTRSLVB2 _at_ 0xF9A;
                     432     ; 
                     433     ; //  A/D CONVERTER
                     434     ; 
                     435     ; BYTE xdata ADC _at_ 0xF10;
                     436     ; //BYTE xdata ADC0 _at_ 0xF10;
                     437     ; BYTE xdata ADC1 _at_ 0xF11;
                     438     ; BYTE xdata ADC2 _at_ 0xF12;
                     439     ; BYTE xdata ADC3 _at_ 0xF13;
                     440     ; 
                     441     ; //ISP
                     442     ; BYTE xdata ISPSLV _at_ 0xF0B;
                     443     ; BYTE xdata ISPEN _at_ 0xF0C;
                     444     ; BYTE xdata ISPCMP1 _at_ 0xF0D;
                     445     ; BYTE xdata ISPCMP2 _at_ 0xF0E;
                     446     ; BYTE xdata ISPCMP3 _at_ 0xF0F;
                     447     ; 
                     448     ; //HIGH DRIVRING PADS
                     449     ; BYTE xdata DRCTRL _at_ 0xF5C;
                     450     ; 
                     451     ; //ETIMER
                     452     ; BYTE xdata ETCTR _at_ 0xF88;
                     453     ; BYTE xdata ETMOD _at_ 0xF89;
A51 MACRO ASSEMBLER  DVCPU                                                                07/14/2006 09:47:05 PAGE     8

                     454     ; BYTE xdata THET _at_ 0xF8A;
                     455     ; BYTE xdata TLET _at_ 0xF8B;
                     456     ; BYTE xdata RCAPETH _at_ 0xF8C;
                     457     ; BYTE xdata RCAPETL _at_ 0xF8D;
                     458     ; BYTE xdata EINT1PEN _at_ 0xF8E;
                     459     ; 
                     460     ; //WatchDog Timer
                     461     ; BYTE xdata WDT _at_ 0xF18;
                     462     ; 
                     463     ; //INT3&INT4
                     464     ; BYTE xdata INTFLG _at_ 0xF48;
                     465     ; BYTE xdata INTEN  _at_ 0xF49 ;
                     466     ; 
                     467     ; 
                     468     ; #define ADC0 ADC
                     469     ; #define TXBBUF1  RCBBUF1
                     470     ; #define TXBBUF2  RCBBUF2
                     471     ; 
                     472     ; #define EnableInterrupt()  { EA = 1;}
                     473     ; #define DisableInterrupt() { EA = 0;}
                     474     ; 
                     475     ; EXT data WORD m_Timer;
                     476     ; EXT BOOL bCalibration;
                     477     ; 
                     478     ; code void initSerialPort(void)
                     479     
----                 480             RSEG  ?PR?initSerialPort?DVCPU
0000                 481     initSerialPort:
                     482                             ; SOURCE LINE # 115
                     483     ; {
                     484                             ; SOURCE LINE # 116
                     485     ; ETCTR = 0x30;//(Timer2 used to baut rate generator) 
                     486                             ; SOURCE LINE # 117
0000 900F88          487             MOV     DPTR,#ETCTR
0003 7430            488             MOV     A,#030H
0005 F0              489             MOVX    @DPTR,A
                     490     ; ETMOD = 0x01;
                     491                             ; SOURCE LINE # 118
0006 A3              492             INC     DPTR
0007 7401            493             MOV     A,#01H
0009 F0              494             MOVX    @DPTR,A
                     495     ; THET = 0xFF;
                     496                             ; SOURCE LINE # 119
000A A3              497             INC     DPTR
000B 74FF            498             MOV     A,#0FFH
000D F0              499             MOVX    @DPTR,A
                     500     ; TLET = 0xB2;
                     501                             ; SOURCE LINE # 120
000E A3              502             INC     DPTR
000F 74B2            503             MOV     A,#0B2H
0011 F0              504             MOVX    @DPTR,A
                     505     ; RCAPETH = 0xFF;  // the baut rate is 2400
                     506                             ; SOURCE LINE # 121
0012 A3              507             INC     DPTR
0013 74FF            508             MOV     A,#0FFH
0015 F0              509             MOVX    @DPTR,A
                     510     ; RCAPETL = 0xB2;

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