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Fitter report for myfifo
Thu Oct 14 17:17:22 2004
Version 4.1 Build 208 09/10/2004 Service Pack 2 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Floorplan View
7. Input Pins
8. Output Pins
9. Bidir Pins
10. All Package Pins
11. Control Signals
12. Global & Other Fast Signals
13. Carry Chains
14. Cascade Chains
15. Non-Global High Fan-Out Signals
16. Peripheral Signals
17. LAB
18. Local Routing Interconnect
19. LAB External Interconnect
20. Row Interconnect
21. LAB Column Interconnect
22. LAB Column Interconnect
23. Fitter Resource Usage Summary
24. Fitter Resource Utilization by Entity
25. Delay Chain Summary
26. Pin-Out File
27. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2004 Altera Corporation
Any megafunction design, and related netlist (encrypted or decrypted),
support information, device programming or simulation file, and any other
associated documentation or information provided by Altera or a partner
under Altera's Megafunction Partnership Program may be used only
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licensors. No other licenses, including any licenses needed under any third
party's intellectual property, are provided herein.
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; Fitter Summary ;
+-----------------------+-----------------------------------------------+
; Fitter Status ; Successful - Thu Oct 14 17:17:22 2004 ;
; Quartus II Version ; 4.1 Build 208 09/10/2004 SP 2 SJ Full Version ;
; Revision Name ; myfifo ;
; Top-level Entity Name ; myfifo ;
; Family ; FLEX10K ;
; Device ; EPF10K20TC144-4 ;
; Timing Models ; Production ;
; Total logic elements ; 491 / 1,152 ( 42 % ) ;
; Total pins ; 91 / 102 ( 89 % ) ;
; Total memory bits ; 0 / 12,288 ( 0 % ) ;
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+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
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; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EPF10K20TC144-4 ; ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+------------------------------------------------------------+--------------------+--------------------+
+----------------------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+-----------------------------------------+
; Option ; Setting ;
+----------------------------------------------+-----------------------------------------+
; Auto-restart configuration after error ; On ;
; Release clears before tri-states ; Off ;
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve RDYnBUSY pin after configuration ; As output driving an unspecified signal ;
; Reserve all unused pins ; As input tri-stated ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+-----------------------------------------+
+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in E:/FPGApro/myfifo.fit.eqn.
+----------------+
; Floorplan View ;
+----------------+
Floorplan report data cannot be output to ASCII.
Please use Quartus II to view the floorplan report data.
+--------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; Single-Pin CE ; I/O Standard ;
+------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; strb ; 47 ; -- ; 16 ; 13 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; page[3] ; 51 ; -- ; 14 ; 1 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_clk ; 49 ; -- ; 14 ; 10 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; page[1] ; 60 ; -- ; 12 ; 1 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; page[2] ; 59 ; -- ; 12 ; 3 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; mcu_rd ; 13 ; C ; -- ; 2 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; mcu_wr ; 17 ; D ; -- ; 1 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; mcu_a[15] ; 10 ; B ; -- ; 3 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; mcu_a[13] ; 12 ; C ; -- ; 3 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; mcu_a[14] ; 8 ; A ; -- ; 3 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; mcu_a[12] ; 9 ; B ; -- ; 3 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dram_busy ; 23 ; D ; -- ; 1 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_add[14] ; 64 ; -- ; 9 ; 34 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_add[13] ; 65 ; -- ; 9 ; 4 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_add[15] ; 63 ; -- ; 10 ; 2 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_add[12] ; 67 ; -- ; 8 ; 2 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; g_clk ; 55 ; -- ; -- ; 206 ; yes ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_eoc ; 126 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dog_en ; 28 ; E ; -- ; 2 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_addr[0] ; 80 ; F ; -- ; 42 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_addr[1] ; 79 ; F ; -- ; 42 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_addr[2] ; 78 ; F ; -- ; 14 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_addr[3] ; 73 ; -- ; 1 ; 42 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[13] ; 140 ; -- ; 22 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[12] ; 138 ; -- ; 21 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[11] ; 137 ; -- ; 20 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[10] ; 136 ; -- ; 20 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[9] ; 135 ; -- ; 19 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[8] ; 133 ; -- ; 18 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[7] ; 132 ; -- ; 16 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[6] ; 131 ; -- ; 16 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[5] ; 130 ; -- ; 15 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[4] ; 121 ; -- ; 10 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[3] ; 120 ; -- ; 8 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[2] ; 119 ; -- ; 7 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[1] ; 118 ; -- ; 6 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_db[0] ; 117 ; -- ; 5 ; 8 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; page[0] ; 62 ; -- ; 11 ; 0 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_busy ; 124 ; -- ; -- ; 0 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_addr[7] ; 68 ; -- ; 7 ; 0 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_addr[6] ; 69 ; -- ; 6 ; 0 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_addr[5] ; 70 ; -- ; 5 ; 0 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd_addr[4] ; 72 ; -- ; 3 ; 0 ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+--------------+
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Open Drain ; I/O Standard ;
+--------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+--------------+
; full_int ; 42 ; -- ; 19 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_cs ; 114 ; -- ; 4 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_rd ; 113 ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; ad_conv ; 116 ; -- ; 4 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_sram_ce ; 37 ; -- ; 23 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_sram_oe ; 38 ; -- ; 22 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_sram_we ; 36 ; -- ; 24 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_flash_ce ; 46 ; -- ; 17 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_flash_oe ; 44 ; -- ; 18 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_flash_we ; 48 ; -- ; 15 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; bus1_ce ; 29 ; E ; -- ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; bus1_dir ; 30 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; can_cs ; 18 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; addr_cs ; 19 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_run ; 27 ; E ; -- ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_rdy ; 33 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_rst ; 43 ; -- ; 18 ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_dram_ce ; 21 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_dram_oe ; 26 ; E ; -- ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; dsp_dram_rw ; 22 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
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