📄 tennis.fit.rpt
字号:
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; Fitter Equations ;
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The equations can be found in E:/EDA_VHDL_Expt3/Chapter10/EP1C3_10_2_TENNIS/TENNIS.fit.eqn.
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; Floorplan View ;
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Floorplan report data cannot be output to ASCII.
Please use Quartus II to view the floorplan report data.
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; Pin-Out File ;
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The pin-out file can be found in E:/EDA_VHDL_Expt3/Chapter10/EP1C3_10_2_TENNIS/TENNIS.pin.
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; Fitter Resource Usage Summary ;
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; Resource ; Usage ;
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; Logic cells ; 43 / 2,910 ( 1 % ) ;
; Registers ; 32 / 3,210 ( < 1 % ) ;
; Total LABs ; 8 / 291 ( 2 % ) ;
; Logic elements in carry chains ; 16 ;
; User inserted logic cells ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 31 / 104 ( 29 % ) ;
; -- Clock pins ; 1 / 2 ( 50 % ) ;
; Global signals ; 8 ;
; M4Ks ; 0 / 13 ( 0 % ) ;
; Total memory bits ; 0 / 59,904 ( 0 % ) ;
; Total RAM block bits ; 0 / 59,904 ( 0 % ) ;
; Global clocks ; 8 / 8 ( 100 % ) ;
; Maximum fan-out node ; clr ;
; Maximum fan-out ; 21 ;
; Total fan-out ; 218 ;
; Average fan-out ; 2.87 ;
+--------------------------------+----------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; bain ; 10 ; 1 ; 0 ; 10 ; 1 ; 5 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; bbin ; 1 ; 1 ; 0 ; 13 ; 0 ; 5 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; clk ; 17 ; 1 ; 0 ; 7 ; 0 ; 11 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; clr ; 7 ; 1 ; 0 ; 10 ; 0 ; 21 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; souclk ; 16 ; 1 ; 0 ; 8 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
; ballout[0] ; 38 ; 4 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; ballout[1] ; 37 ; 4 ; 2 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; ballout[2] ; 36 ; 1 ; 0 ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; ballout[3] ; 35 ; 1 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; ballout[4] ; 34 ; 1 ; 0 ; 2 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; ballout[5] ; 33 ; 1 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; ballout[6] ; 32 ; 1 ; 0 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; ballout[7] ; 11 ; 1 ; 0 ; 9 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countah[0] ; 51 ; 4 ; 10 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countah[1] ; 52 ; 4 ; 12 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countah[2] ; 67 ; 4 ; 22 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countah[3] ; 68 ; 4 ; 22 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countal[0] ; 47 ; 4 ; 8 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countal[1] ; 48 ; 4 ; 8 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countal[2] ; 49 ; 4 ; 8 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countal[3] ; 50 ; 4 ; 10 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countbh[0] ; 85 ; 3 ; 27 ; 7 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countbh[1] ; 96 ; 3 ; 27 ; 8 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countbh[2] ; 97 ; 3 ; 27 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countbh[3] ; 98 ; 3 ; 27 ; 9 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countbl[0] ; 77 ; 3 ; 27 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countbl[1] ; 78 ; 3 ; 27 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countbl[2] ; 83 ; 3 ; 27 ; 5 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; countbl[3] ; 84 ; 3 ; 27 ; 5 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; lamp ; 106 ; 3 ; 27 ; 12 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; speaker ; 129 ; 2 ; 12 ; 14 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 13 / 22 ( 59 % ) ; 3.3V ; -- ;
; 2 ; 1 / 28 ( 3 % ) ; 3.3V ; -- ;
; 3 ; 9 / 26 ( 34 % ) ; 3.3V ; -- ;
; 4 ; 10 / 28 ( 35 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
; 1 ; 0 ; 1 ; bbin ; input ; LVTTL ; ; Row I/O ; Y ;
; 2 ; 1 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 3 ; 2 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 4 ; 3 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 5 ; 4 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 6 ; 5 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 7 ; 6 ; 1 ; clr ; input ; LVTTL ; ; Row I/O ; Y ;
; 8 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ;
; 9 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 10 ; 7 ; 1 ; bain ; input ; LVTTL ; ; Row I/O ; Y ;
; 11 ; 8 ; 1 ; ballout[7] ; output ; LVTTL ; ; Row I/O ; Y ;
; 12 ; 9 ; 1 ; *~nCSO~ / GND* ; output ; LVTTL ; ; Row I/O ; N ;
; 13 ; 10 ; 1 ; ^DATA0 ; input ; ; ; -- ; ;
; 14 ; 11 ; 1 ; ^nCONFIG ; ; ; ; -- ; ;
; 15 ; ; 1 ; VCCA_PLL1 ; power ; ; 1.5V ; -- ; ;
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