📄 i2c.tan.rpt
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; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; fmax Requirement ; 45.0 MHz ; ; ; ;
; Ignore Clock Settings ; On ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; 45.0 MHz ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------+-----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------+-----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; phase3 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; inner_state~115 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; inner_state~114 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; inner_state~113 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; i2c_state~52 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; i2c_state~51 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; i2c_state~50 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; inner_state~112 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; main_state~65 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -2.778 ns ; 40.00 MHz ( period = 25.000 ns ) ; main_state~66 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 20.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; link ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; phase1 ; link ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; phase0 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; sda_buf ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; phase1 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; phase3 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; inner_state~115 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; inner_state~114 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; inner_state~113 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; i2c_state~52 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; i2c_state~51 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; i2c_state~50 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -1.778 ns ; 41.67 MHz ( period = 24.000 ns ) ; inner_state~112 ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 19.000 ns ;
; -0.778 ns ; 43.48 MHz ( period = 23.000 ns ) ; writeData_reg[0] ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 18.000 ns ;
; -0.778 ns ; 43.48 MHz ( period = 23.000 ns ) ; writeData_reg[1] ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 18.000 ns ;
; -0.778 ns ; 43.48 MHz ( period = 23.000 ns ) ; link ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 18.000 ns ;
; 0.222 ns ; 45.45 MHz ( period = 22.000 ns ) ; i2c_state~51 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 17.000 ns ;
; 0.222 ns ; 45.45 MHz ( period = 22.000 ns ) ; i2c_state~50 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 17.000 ns ;
; 0.222 ns ; 45.45 MHz ( period = 22.000 ns ) ; writeData_reg[2] ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 17.000 ns ;
; 0.222 ns ; 45.45 MHz ( period = 22.000 ns ) ; writeData_reg[3] ; sda_buf ; clk ; clk ; 22.222 ns ; 17.222 ns ; 17.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; i2c_state~52 ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; i2c_state~51 ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[19] ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[0] ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[1] ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[2] ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[3] ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[4] ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[5] ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[6] ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
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