📄 scan_led1000.fit.rpt
字号:
; CNT1000:U1|C1[3] ; 7 ;
; SCAN_LED:U2|A[2]~807 ; 7 ;
; SCAN_LED:U2|A[1]~805 ; 7 ;
; CNT1000:U1|C1[1] ; 7 ;
; SCAN_LED:U2|A[0]~803 ; 7 ;
; CNT1000:U1|C3[0] ; 7 ;
; CNT1000:U1|C1[0] ; 7 ;
; CNT1000:U1|process0~362 ; 6 ;
; CNT1000:U1|C1[2] ; 6 ;
; rtl~113 ; 5 ;
; CNT1000:U1|add~830 ; 5 ;
; CNT1000:U1|C2[1] ; 5 ;
; CNT1000:U1|C3[1] ; 5 ;
; CNT1000:U1|add~834 ; 4 ;
; rtl~114 ; 4 ;
; CNT1000:U1|add~831 ; 4 ;
; CNT1000:U1|add~829 ; 4 ;
; CNT1000:U1|C2[3] ; 4 ;
; CNT1000:U1|C3[3] ; 4 ;
; CNT1000:U1|C2[2] ; 4 ;
; CNT1000:U1|C3[2] ; 4 ;
; SCAN_LED:U2|A[3]~801 ; 4 ;
; CNT1000:U1|COUT3~1 ; 3 ;
; CNT1000:U1|process0~361 ; 3 ;
; CNT1000:U1|C2[0] ; 3 ;
; CNT1000:U1|process0~364 ; 2 ;
; CNT1000:U1|add~833 ; 2 ;
; CNT1000:U1|COUT1 ; 2 ;
; CNT1000:U1|process0~363 ; 1 ;
; CNT1000:U1|add~832 ; 1 ;
; CNT1000:U1|COUT2 ; 1 ;
; CNT1000:U1|COUT3 ; 1 ;
; SCAN_LED:U2|BT[0]~122 ; 1 ;
; SCAN_LED:U2|BT[0]~121 ; 1 ;
; SCAN_LED:U2|BT[0]~120 ; 1 ;
; SCAN_LED:U2|BT[0]~119 ; 1 ;
; SCAN_LED:U2|BT[0]~118 ; 1 ;
; SCAN_LED:U2|BT[0]~117 ; 1 ;
; SCAN_LED:U2|BT[0]~116 ; 1 ;
; SCAN_LED:U2|BT[0]~115 ; 1 ;
; SCAN_LED:U2|SG[6]~197 ; 1 ;
; SCAN_LED:U2|SG[5]~196 ; 1 ;
; SCAN_LED:U2|SG[4]~195 ; 1 ;
; SCAN_LED:U2|SG[3]~194 ; 1 ;
; SCAN_LED:U2|SG[2]~193 ; 1 ;
+-------------------------+---------+
+----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-----------------------+
; C4s ; 40 / 8,840 ( < 1 % ) ;
; Direct links ; 20 / 11,506 ( < 1 % ) ;
; Global clocks ; 3 / 8 ( 38 % ) ;
; LAB clocks ; 5 / 156 ( 3 % ) ;
; LUT chains ; 1 / 2,619 ( < 1 % ) ;
; Local interconnects ; 71 / 11,506 ( < 1 % ) ;
; M4K buffers ; 0 / 468 ( 0 % ) ;
; R4s ; 36 / 7,520 ( < 1 % ) ;
+----------------------------+-----------------------+
+--------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements (Average = 9.17) ; Number of LABs (Total = 6) ;
+--------------------------------------------+-----------------------------+
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 1 ;
; 9 ; 0 ;
; 10 ; 4 ;
+--------------------------------------------+-----------------------------+
+------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-----------------------------+
; LAB-wide Signals (Average = 2.00) ; Number of LABs (Total = 6) ;
+------------------------------------+-----------------------------+
; 1 Async. clear ; 4 ;
; 1 Clock ; 3 ;
; 1 Clock enable ; 3 ;
; 2 Clock enables ; 1 ;
; 2 Clocks ; 1 ;
+------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Signals Sourced ;
+---------------------------------------------+-----------------------------+
; Number of Signals Sourced (Average = 9.17) ; Number of LABs (Total = 6) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 1 ;
; 9 ; 0 ;
; 10 ; 4 ;
+---------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out (Average = 8.33) ; Number of LABs (Total = 6) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 2 ;
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