📄 conter8.v
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module CONTER8(clk_in,data_out,rst);
input clk_in,rst;
output data_out;
reg[9:0] data_out;
always @(posedge clk_in)
if(!rst)
data_out<=0;
else
begin
data_out<=data_out+1;
end
endmodule
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