📄 select_q.v
字号:
module select_q(sel,q1,q2,clk,out_q);
input[7:0] q1,q2;
input sel,clk;
output[7:0] out_q;
reg[7:0]out_q;
wire [7:0]temp;
assign temp=(sel==0)?q1:q2; //选通道
always@(posedge clk)
out_q<=temp; //频率控制采样速率
endmodule
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