can_top.vhdsim_xlate

来自「Verilog HDl代码」· VHDSIM_XLATE 代码 · 共 3 行

VHDSIM_XLATE
3 行
字号 
can_top.vhdsim_xlate -- generated only for ProjNav status tracking
Simulation Model Target: Generic_VHDL

can_top.vhdsim_xlate - 源码说明

本页面展示了「Verilog HDl代码」中的 can_top.vhdsim_xlate 源码文件，采用 VHDSIM_XLATE 编程语言编写，共 3 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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