timeset.fit.rpt

基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码

; 78       ;            ;          ; NC             ;        ;              ;         ;                 ;
; 79       ; 74         ; --       ; minute1[1]     ; input  ; TTL          ;         ; N               ;
; 80       ; 75         ; --       ; minute1[3]     ; input  ; TTL          ;         ; N               ;
; 81       ; 76         ; --       ; hour0[1]       ; input  ; TTL          ;         ; N               ;
; 82       ; 77         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 83       ; 78         ; --       ; hour0[2]       ; input  ; TTL          ;         ; N               ;
; 84       ; 79         ; --       ; hour1[0]       ; input  ; TTL          ;         ; N               ;
; 85       ; 80         ; --       ; hour1[3]       ; input  ; TTL          ;         ; N               ;
; 86       ; 81         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 87       ; 82         ; --       ; SW1            ; input  ; TTL          ;         ; N               ;
; 88       ; 83         ; --       ; GND+           ;        ;              ;         ;                 ;
; 89       ; 0          ; --       ; GND+           ;        ;              ;         ;                 ;
; 90       ; 1          ; --       ; SW2            ; input  ; TTL          ;         ; N               ;
; 91       ; 2          ; --       ; VCCINT         ; power  ;              ; 5.0V    ;                 ;
; 92       ; 3          ; --       ; TimeSet_EN     ; input  ; TTL          ;         ; N               ;
; 93       ; 4          ; --       ; hour1[1]       ; input  ; TTL          ;         ; N               ;
; 94       ; 5          ; --       ; second_set0[2] ; output ; TTL          ;         ; N               ;
; 95       ; 6          ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 96       ; 7          ; --       ; second_set0[1] ; output ; TTL          ;         ; N               ;
; 97       ; 8          ; --       ; hour_set1[1]   ; output ; TTL          ;         ; N               ;
; 98       ; 9          ; --       ; second_set0[0] ; output ; TTL          ;         ; N               ;
; 99       ; 10         ; --       ; second_set0[3] ; output ; TTL          ;         ; N               ;
; 100      ; 11         ; --       ; hour_set1[3]   ; output ; TTL          ;         ; N               ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+


+--------------------------------------------------------------------------------------------------+
; I/O Standard                                                                                     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL          ; -          ; 2                    ; 0                 ; 0                 ; 2     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+


+--------------------------------------------------------------------+
; Dedicated Inputs I/O                                               ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; SW1  ; 87    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
; SW2  ; 90    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
+------+-------+-------+-------+--------------+------------+---------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL        ; 10 pF ; Not Available          ;
; LVCMOS       ; 10 pF ; Not Available          ;
; TTL          ; 0 pF  ; Not Available          ;
+--------------+-------+------------------------+


+-------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                           ;
+------------------------------------+------------+------+----------------------------------------+
; Compilation Hierarchy Node         ; Macrocells ; Pins ; Full Hierarchy Name                    ;
+------------------------------------+------------+------+----------------------------------------+
; |timeset                           ; 27         ; 58   ; |timeset                               ;
;    |lpm_counter:hour_set0_rtl_1|   ; 4          ; 0    ; |timeset|lpm_counter:hour_set0_rtl_1   ;
;    |lpm_counter:hour_set1_rtl_0|   ; 2          ; 0    ; |timeset|lpm_counter:hour_set1_rtl_0   ;
;    |lpm_counter:minute_set0_rtl_3| ; 4          ; 0    ; |timeset|lpm_counter:minute_set0_rtl_3 ;
;    |lpm_counter:minute_set1_rtl_2| ; 3          ; 0    ; |timeset|lpm_counter:minute_set1_rtl_2 ;
;    |lpm_counter:second_set0_rtl_5| ; 4          ; 0    ; |timeset|lpm_counter:second_set0_rtl_5 ;
;    |lpm_counter:second_set1_rtl_4| ; 3          ; 0    ; |timeset|lpm_counter:second_set1_rtl_4 ;
+------------------------------------+------------+------+----------------------------------------+


+-----------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                           ;
+--------------------+----------+---------+--------------+--------+----------------------+------------------+
; Name               ; Location ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+--------------------+----------+---------+--------------+--------+----------------------+------------------+
; SW1                ; PIN_87   ; 3       ; Clock        ; yes    ; On                   ; --               ;
; SW2                ; PIN_90   ; 20      ; Clock        ; yes    ; On                   ; --               ;
; TimeSet_EN         ; PIN_92   ; 3       ; Clock enable ; no     ; --                   ; --               ;
; disp_drive[0]~reg0 ; LC1      ; 24      ; Clock enable ; no     ; --                   ; --               ;
; disp_drive[1]~reg0 ; LC2      ; 24      ; Clock enable ; no     ; --                   ; --               ;
; disp_drive[2]~reg0 ; LC3      ; 24      ; Clock enable ; no     ; --                   ; --               ;
+--------------------+----------+---------+--------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; SW1  ; PIN_87   ; 3       ; On                   ; --               ;
; SW2  ; PIN_90   ; 20      ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+-------------------------------------------------+
; Non-Global High Fan-Out Signals                 ;