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📄 disp_data_mux.tan.rpt

📁 基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码
💻 RPT
📖 第 1 页 / 共 3 页
字号:
; N/A                                     ; None                                                ; 20.200 ns       ; second0[1]                ; disp_data[2] ;
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; N/A                                     ; None                                                ; 19.100 ns       ; minute0[3]                ; disp_data[0] ;
; N/A                                     ; None                                                ; 19.100 ns       ; minute1[3]                ; disp_data[0] ;
; N/A                                     ; None                                                ; 19.100 ns       ; hour0[3]                  ; disp_data[0] ;
; N/A                                     ; None                                                ; 19.100 ns       ; hour1[0]                  ; disp_data[0] ;
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; N/A                                     ; None                                                ; 19.100 ns       ; hour1[2]                  ; disp_data[0] ;
; N/A                                     ; None                                                ; 19.100 ns       ; second1[2]                ; disp_data[0] ;
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; N/A                                     ; None                                                ; 19.100 ns       ; hour0[2]                  ; disp_data[0] ;
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; N/A                                     ; None                                                ; 19.100 ns       ; second1[1]                ; disp_data[1] ;
; N/A                                     ; None                                                ; 19.100 ns       ; minute0[1]                ; disp_data[1] ;
; N/A                                     ; None                                                ; 19.100 ns       ; minute1[1]                ; disp_data[1] ;
; N/A                                     ; None                                                ; 19.100 ns       ; hour0[1]                  ; disp_data[1] ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                 ;                           ;              ;
+-----------------------------------------+-----------------------------------------------------+-----------------+---------------------------+--------------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
    Info: Version 4.2 Build 157 12/07/2004 SJ Full Version
    Info: Processing started: Sat Jul 15 22:44:32 2006
Info: Command: quartus_tan --import_settings_files=off --export_settings_files=off disp_data_mux -c disp_data_mux
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Found combinational loop of 1 nodes
    Info: Node "Data[1]~2856"
Info: Found combinational loop of 1 nodes
    Info: Node "Data[2]~2852"
Info: Found combinational loop of 1 nodes
    Info: Node "Data[0]~2848"
Info: Found combinational loop of 1 nodes
    Info: Node "Data[3]~2844"
Info: Found combinational loop of 1 nodes
    Info: Node "disp_select[0]$latch~10"
Info: Found combinational loop of 1 nodes
    Info: Node "disp_select[1]$latch~10"
Info: Found combinational loop of 1 nodes
    Info: Node "disp_select[2]$latch~10"
Info: Found combinational loop of 1 nodes
    Info: Node "disp_select[3]$latch~10"
Info: Found combinational loop of 1 nodes
    Info: Node "disp_select[4]$latch~10"
Info: Found combinational loop of 1 nodes
    Info: Node "disp_select[5]$latch~10"
Info: Longest tpd from source pin "Stopwatch_EN" to destination pin "disp_data[3]" is 21.000 ns
    Info: 1: + IC(0.000 ns) + CELL(0.200 ns) = 0.200 ns; Loc. = PIN_27; Fanout = 87; PIN Node = 'Stopwatch_EN'
    Info: 2: + IC(1.800 ns) + CELL(3.700 ns) = 5.700 ns; Loc. = SEXP49; Fanout = 5; COMB Node = 'Data~2923'
    Info: 3: + IC(0.000 ns) + CELL(4.000 ns) = 9.700 ns; Loc. = LC52; Fanout = 3; COMB Node = 'Data~2802'
    Info: 4: + IC(0.000 ns) + CELL(5.400 ns) = 15.100 ns; Loc. = LC79; Fanout = 22; COMB LOOP Node = 'Data[2]~2852'
        Info: Loc. = LC79; Node "Data[2]~2852"
    Info: 5: + IC(1.500 ns) + CELL(4.000 ns) = 20.600 ns; Loc. = LC85; Fanout = 1; COMB Node = 'reduce_or~1099'
    Info: 6: + IC(0.000 ns) + CELL(0.400 ns) = 21.000 ns; Loc. = PIN_54; Fanout = 0; PIN Node = 'disp_data[3]'
    Info: Total cell delay = 17.700 ns ( 84.29 % )
    Info: Total interconnect delay = 3.300 ns ( 15.71 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 0 warnings
    Info: Processing ended: Sat Jul 15 22:44:33 2006
    Info: Elapsed time: 00:00:02


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