de_mux.v

来自「一个用VerilogHDL语言编写的多路解复用器」· Verilog 代码 · 共 23 行

module de_mux(
			//input
			addr,
			din,
			//output
			dout
			);
		input[1:0] addr;
		input[1:0] din;
		output[3:0] dout;
		reg[3:0] dout;
		
		always@(addr or din)
		begin
			case(addr)
				2'b00: dout[0]=din;
				2'b01: dout[1]=din;
				2'b10: dout[2]=din;
				2'b11: dout[3]=din;
			endcase
		end
endmodule