top.fit.rpt

这是使用VHDL编写的交通灯程序,供大家交流学习

+-----------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                           ;
+---------------+---------------+---------+--------------+--------+----------------------+------------------+
; Name          ; Location      ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+---------------+---------------+---------+--------------+--------+----------------------+------------------+
; clk           ; PIN_29        ; 44      ; Clock        ; yes    ; Global clock         ; GCLK3            ;
; pre_state1.s2 ; LC_X30_Y10_N5 ; 7       ; Sync. load   ; no     ; --                   ; --               ;
; pre_state2.s0 ; LC_X7_Y9_N1   ; 7       ; Sync. load   ; no     ; --                   ; --               ;
; reduce_nor~1  ; LC_X30_Y10_N8 ; 6       ; Clock enable ; no     ; --                   ; --               ;
; reduce_nor~3  ; LC_X8_Y9_N8   ; 6       ; Clock enable ; no     ; --                   ; --               ;
; reset         ; PIN_28        ; 6       ; Async. clear ; yes    ; Global clock         ; GCLK2            ;
+---------------+---------------+---------+--------------+--------+----------------------+------------------+


+----------------------------------------------------------------------+
; Global & Other Fast Signals                                          ;
+-------+----------+---------+----------------------+------------------+
; Name  ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------+----------+---------+----------------------+------------------+
; clk   ; PIN_29   ; 44      ; Global clock         ; GCLK3            ;
; reset ; PIN_28   ; 6       ; Global clock         ; GCLK2            ;
+-------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------------+---------------+
; Name            ; Fan-Out       ;
+-----------------+---------------+
; p2~0            ; 11            ;
; p1~0            ; 11            ;
; reduce_nor~3    ; 8             ;
; reduce_nor~1    ; 8             ;
; pre_state2.s0   ; 7             ;
; pre_state1.s2   ; 7             ;
; Select~289      ; 6             ;
; Select~285      ; 6             ;
; pre_state1.s1   ; 6             ;
; Select~291      ; 5             ;
; Select~290      ; 5             ;
; tim4~10         ; 5             ;
; pre_state2.s2   ; 5             ;
; tim3~11         ; 5             ;
; Select~287      ; 5             ;
; Select~286      ; 5             ;
; tim2~10         ; 5             ;
; tim1~11         ; 5             ;
; next_state2_95  ; 4             ;
; next_state1_138 ; 4             ;
; next_state2_92  ; 4             ;
; next_state2_97  ; 4             ;
; next_state1_51  ; 4             ;
; next_state1_49  ; 4             ;
; tim3~0          ; 4             ;
; tim3~9          ; 4             ;
; tim1~0          ; 4             ;
; tim1~9          ; 4             ;
; next_state2_72  ; 3             ;
; next_state1.s0  ; 3             ;
; next_state1_17  ; 3             ;
; next_state2_69  ; 3             ;
; next_state2.s0  ; 3             ;
; next_state2.s2  ; 3             ;
; p2~68           ; 3             ;
; next_state1.s2  ; 3             ;
; next_state1_20  ; 3             ;
; p1~68           ; 3             ;
; pre_state2.s1   ; 3             ;
; Select~288      ; 3             ;
; Select~284      ; 3             ;
; add~791         ; 2             ;
; tim4~360        ; 2             ;
; add~790         ; 2             ;
; tim2~360        ; 2             ;
; pre_state1.s0   ; 2             ;
; tim4~11         ; 2             ;
; tim4~18         ; 2             ;
; tim3~10         ; 2             ;
; tim3[1]         ; 2             ;
+-----------------+---------------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; C4s                        ; 58 / 30,600 ( < 1 % ) ;
; Direct links               ; 36 / 43,552 ( < 1 % ) ;
; Global clocks              ; 2 / 8 ( 25 % )        ;
; LAB clocks                 ; 4 / 312 ( 1 % )       ;
; LUT chains                 ; 2 / 10,854 ( < 1 % )  ;
; Local interconnects        ; 78 / 43,552 ( < 1 % ) ;
; M4K buffers                ; 0 / 1,872 ( 0 % )     ;
; R4s                        ; 44 / 28,560 ( < 1 % ) ;
+----------------------------+-----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 6.00) ; Number of LABs  (Total = 10) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 0                            ;
; 2                                          ; 2                            ;
; 3                                          ; 2                            ;
; 4                                          ; 0                            ;
; 5                                          ; 2                            ;
; 6                                          ; 0                            ;
; 7                                          ; 0                            ;
; 8                                          ; 0                            ;
; 9                                          ; 0                            ;
; 10                                         ; 4                            ;
+--------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 1.60) ; Number of LABs  (Total = 10) ;
+------------------------------------+------------------------------+
; 1 Async. clear                     ; 3                            ;
; 1 Clock                            ; 10                           ;
; 1 Clock enable                     ; 2                            ;
; 1 Sync. load                       ; 1                            ;
+------------------------------------+------------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+---------------------------------------------+------------------------------+
; Number of Signals Sourced  (Average = 6.00) ; Num