📄 liangzhu.fit.rpt
字号:
; Non-Global High Fan-Out Signals ;
+-----------------------------------------------------------------+---------+
; Name ; Fan-Out ;
+-----------------------------------------------------------------+---------+
; carry~93 ; 15 ;
; altsyncram:reduce_or_rtl_0|altsyncram_kcj:auto_generated|q_a[2] ; 11 ;
; altsyncram:reduce_or_rtl_0|altsyncram_kcj:auto_generated|q_a[5] ; 11 ;
; altsyncram:reduce_or_rtl_0|altsyncram_kcj:auto_generated|q_a[1] ; 10 ;
; altsyncram:reduce_or_rtl_0|altsyncram_kcj:auto_generated|q_a[3] ; 10 ;
; altsyncram:reduce_or_rtl_0|altsyncram_kcj:auto_generated|q_a[4] ; 10 ;
; altsyncram:reduce_or_rtl_0|altsyncram_kcj:auto_generated|q_a[0] ; 9 ;
; high[0] ; 9 ;
; clk_cnt[6]~249 ; 5 ;
; clk_cnt[11]~229 ; 5 ;
; clk_cnt[16]~209 ; 5 ;
; reduce_nor~551 ; 5 ;
; reduce_nor~550 ; 5 ;
; clk_cnt[1]~173 ; 5 ;
; divider[6]~305 ; 5 ;
; divider[1]~285 ; 5 ;
; add~680 ; 3 ;
; add~675 ; 3 ;
; add~670 ; 3 ;
; add~665 ; 3 ;
; add~652 ; 3 ;
; clk_cnt[21]~189 ; 2 ;
; counter[1] ; 2 ;
; counter[4] ; 2 ;
; counter[0] ; 2 ;
; counter~257 ; 2 ;
; counter[5] ; 2 ;
; counter~256 ; 2 ;
; add~655 ; 2 ;
; add~650 ; 2 ;
; counter[2] ; 2 ;
; counter[6] ; 2 ;
; reduce_nor~8 ; 2 ;
; reduce_nor~10 ; 2 ;
; reduce_nor~0 ; 2 ;
; reduce_nor~548 ; 2 ;
; reduce_or~665 ; 2 ;
; divider[13] ; 2 ;
; divider[12] ; 2 ;
; divider[11]~325 ; 2 ;
; divider[11] ; 2 ;
; divider[10] ; 2 ;
; divider[9] ; 2 ;
; divider[8] ; 2 ;
; divider[7] ; 2 ;
; divider[6] ; 2 ;
; divider[5] ; 2 ;
; divider[4] ; 2 ;
; divider[3] ; 2 ;
; divider[2] ; 2 ;
+-----------------------------------------------------------------+---------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary ;
+---------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+---------------------+------+-------------------+------------+
; Name ; Type ; Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Bits ; M4Ks ; MIF ; Location ;
+---------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+---------------------+------+-------------------+------------+
; altsyncram:reduce_or_rtl_0|altsyncram_kcj:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; 256 ; 6 ; -- ; -- ; yes ; no ; -- ; -- ; 1536 ; 1536 ; 1 ; liangzhu0.rtl.mif ; M4K_X17_Y9 ;
; altsyncram:reduce_or_rtl_1|altsyncram_lcj:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; 128 ; 8 ; -- ; -- ; yes ; no ; -- ; -- ; 1024 ; 1024 ; 1 ; liangzhu1.rtl.mif ; M4K_X17_Y8 ;
+---------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+---------------------+------+-------------------+------------+
+-----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+------------------------+
; C4s ; 30 / 16,320 ( < 1 % ) ;
; Direct links ; 28 / 21,944 ( < 1 % ) ;
; Global clocks ; 4 / 8 ( 50 % ) ;
; LAB clocks ; 12 / 240 ( 5 % ) ;
; LUT chains ; 5 / 5,382 ( < 1 % ) ;
; Local interconnects ; 100 / 21,944 ( < 1 % ) ;
; M4K buffers ; 14 / 720 ( 1 % ) ;
; R4s ; 51 / 14,640 ( < 1 % ) ;
+----------------------------+------------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements (Average = 7.08) ; Number of LABs (Total = 12) ;
+--------------------------------------------+------------------------------+
; 1 ; 2 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 4 ;
; 8 ; 0 ;
; 9 ; 1 ;
; 10 ; 4 ;
+--------------------------------------------+------------------------------+
+-------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+------------------------------+
; LAB-wide Signals (Average = 1.33) ; Number of LABs (Total = 12) ;
+------------------------------------+------------------------------+
; 1 Async. clear ; 3 ;
; 1 Clock ; 11 ;
; 1 Sync. load ; 2 ;
+------------------------------------+------------------------------+
+----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+---------------------------------------------+------------------------------+
; Number of Signals Sourced (Average = 7.67) ; Number of LABs (Total = 12) ;
+---------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 2 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 4 ;
; 8 ; 0 ;
; 9 ; 1 ;
; 10 ; 1 ;
; 11 ; 1 ;
; 12 ; 1 ;
; 13 ; 0 ;
; 14 ; 1 ;
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