📄 uart_tr.fit.rpt
字号:
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 1 ;
; 8 ; 22 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 54 ;
; 1 ; 2 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 3 ;
; 5 ; 6 ;
; 6 ; 6 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 - 1 ; 42 ;
; 2 - 3 ; 6 ;
; 4 - 5 ; 6 ;
; 6 - 7 ; 1 ;
; 8 - 9 ; 14 ;
; 10 - 11 ; 0 ;
; 12 - 13 ; 0 ;
; 14 - 15 ; 1 ;
; 16 - 17 ; 0 ;
; 18 - 19 ; 2 ;
+----------------------------+----------------+
+-----------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+--------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
; A ; 10 / 96 ( 10 % ) ; 25 / 48 ( 52 % ) ; 13 / 48 ( 27 % ) ;
; B ; 32 / 96 ( 33 % ) ; 4 / 48 ( 8 % ) ; 34 / 48 ( 70 % ) ;
; C ; 27 / 96 ( 28 % ) ; 0 / 48 ( 0 % ) ; 40 / 48 ( 83 % ) ;
; Total ; 69 / 288 ( 23 % ) ; 29 / 144 ( 20 % ) ; 87 / 144 ( 60 % ) ;
+-------+--------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 5 / 24 ( 20 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 1 / 24 ( 4 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 1 / 24 ( 4 % ) ;
; 19 ; 1 / 24 ( 4 % ) ;
; 20 ; 1 / 24 ( 4 % ) ;
; 21 ; 1 / 24 ( 4 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; Total ; 10 / 576 ( 1 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 24 ( 0 % ) ;
+-------+-------------------+
+----------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+-------------------+
; Resource ; Usage ;
+--------------------------------+-------------------+
; Registers ; 98 / 576 ( 17 % ) ;
; Total LABs ; 0 / 72 ( 0 % ) ;
; Logic elements in carry chains ; 77 ;
; User inserted logic elements ; 0 ;
; I/O pins ; 12 / 59 ( 20 % ) ;
; -- Clock pins ; 1 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 2 ;
; EABs ; 0 / 3 ( 0 % ) ;
; Total memory bits ; 0 / 6,144 ( 0 % ) ;
; Total RAM block bits ; 0 / 6,144 ( 0 % ) ;
; Maximum fan-out node ; clock ;
; Maximum fan-out ; 66 ;
; Total fan-out ; 628 ;
; Average fan-out ; 2.64 ;
+--------------------------------+-------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------+
; |Uart_TR ; 226 (147) ; 98 ; 0 ; 12 ; 128 (58) ; 67 (67) ; 31 (22) ; 77 (2) ; |Uart_TR ;
; |lpm_add_sub:add_rtl_2| ; 4 (0) ; 0 ; 0 ; 0 ; 4 (0) ; 0 (0) ; 0 (0) ; 4 (0) ; |Uart_TR|lpm_add_sub:add_rtl_2 ;
; |addcore:adder| ; 4 (1) ; 0 ; 0 ; 0 ; 4 (1) ; 0 (0) ; 0 (0) ; 4 (1) ; |Uart_TR|lpm_add_sub:add_rtl_2|addcore:adder ;
; |a_csnbuffer:result_node| ; 3 (3) ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 0 (0) ; 3 (3) ; |Uart_TR|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:add_rtl_3| ; 31 (0) ; 0 ; 0 ; 0 ; 31 (0) ; 0 (0) ; 0 (0) ; 31 (0) ; |Uart_TR|lpm_add_sub:add_rtl_3 ;
; |addcore:adder| ; 31 (1) ; 0 ; 0 ; 0 ; 31 (1) ; 0 (0) ; 0 (0) ; 31 (1) ; |Uart_TR|lpm_add_sub:add_rtl_3|addcore:adder ;
; |a_csnbuffer:result_node| ; 30 (30) ; 0 ; 0 ; 0 ; 30 (30) ; 0 (0) ; 0 (0) ; 30 (30) ; |Uart_TR|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:add_rtl_4| ; 31 (0) ; 0 ; 0 ; 0 ; 31 (0) ; 0 (0) ; 0 (0) ; 31 (0) ; |Uart_TR|lpm_add_sub:add_rtl_4 ;
; |addcore:adder| ; 31 (1) ; 0 ; 0 ; 0 ; 31 (1) ; 0 (0) ; 0 (0) ; 31 (1) ; |Uart_TR|lpm_add_sub:add_rtl_4|addcore:adder ;
; |a_csnbuffer:result_node| ; 30 (30) ; 0 ; 0 ; 0 ; 30 (30) ; 0 (0) ; 0 (0) ; 30 (30) ; |Uart_TR|lpm_add_sub:add_rtl_4|addcore:adder|a_csnbuffer:result_node ;
; |lpm_counter:n_rtl_0| ; 5 (0) ; 4 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 4 (0) ; 4 (0) ; |Uart_TR|lpm_counter:n_rtl_0 ;
; |alt_counter_f10ke:wysi_counter| ; 5 (5) ; 4 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 4 (4) ; 4 (4) ; |Uart_TR|lpm_counter:n_rtl_0|alt_counter_f10ke:wysi_counter ;
; |lpm_counter:s_rtl_1| ; 8 (0) ; 5 ; 0 ; 0 ; 3 (0) ; 0 (0) ; 5 (0) ; 5 (0) ; |Uart_TR|lpm_counter:s_rtl_1 ;
; |alt_counter_f10ke:wysi_counter| ; 8 (8) ; 5 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 5 (5) ; 5 (5) ; |Uart_TR|lpm_counter:s_rtl_1|alt_counter_f10ke:wysi_counter ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------+
+------------------------------------+
; Delay Chain Summary ;
+-----------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+-----------+----------+-------------+
; rxd ; Input ; OFF ;
; clock ; Input ; OFF ;
; btn ; Input ; OFF ;
; r_buff[7] ; Output ; OFF ;
; r_buff[6] ; Output ; OFF ;
; r_buff[5] ; Output ; OFF ;
; r_buff[4] ; Output ; OFF ;
; r_buff[3] ; Output ; OFF ;
; r_buff[2] ; Output ; OFF ;
; r_buff[1] ; Output ; OFF ;
; r_buff[0] ; Output ; OFF ;
; txd ; Output ; OFF ;
+-----------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/Projects/FPGA/Uart_TR/Uart_TR.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.2 Build 157 12/07/2004 SJ Full Version
Info: Processing started: Thu Jul 13 09:44:18 2006
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off Uart_TR -c Uart_TR
Info: Selected device EPF10K10LC84-4 for design "Uart_TR"
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Thu Jul 13 2006 at 09:44:22
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 1 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 3 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Thu Jul 13 09:44:29 2006
Info: Elapsed time: 00:00:12
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