enc_dec.sim.rpt

提供了一个硬判决的viterbi译码器（2

; |enc_dec|ACS_0:inst3|om_0[5]           ; |enc_dec|ACS_0:inst3|om_0[5]~24COUT1_34 ; cout1            ;
; |enc_dec|ACS_0:inst3|om_0[4]           ; |enc_dec|ACS_0:inst3|om_0[4]            ; regout           ;
; |enc_dec|ACS_0:inst3|om_0[4]           ; |enc_dec|ACS_0:inst3|om_0[4]~25         ; cout0            ;
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; |enc_dec|ACS_0:inst3|Add1~90           ; |enc_dec|ACS_0:inst3|Add1~90            ; combout          ;
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; |enc_dec|ACS_2:inst5|Add0~94           ; |enc_dec|ACS_2:inst5|Add0~95            ; cout             ;
; |enc_dec|ACS_2:inst5|Add1~96           ; |enc_dec|ACS_2:inst5|Add1~97            ; cout0            ;
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; |enc_dec|ACS_3:inst6|Add1~87           ; |enc_dec|ACS_3:inst6|Add1~87            ; combout          ;
; |enc_dec|ACS_3:inst6|Add0~87           ; |enc_dec|ACS_3:inst6|Add0~87            ; combout          ;
; |enc_dec|ACS_3:inst6|Add1~89           ; |enc_dec|ACS_3:inst6|Add1~89            ; combout          ;
; |enc_dec|ACS_3:inst6|Add1~89           ; |enc_dec|ACS_3:inst6|Add1~90            ; cout0            ;
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; |enc_dec|ACS_3:inst6|Add0~89           ; |enc_dec|ACS_3:inst6|Add0~90            ; cout0            ;
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; |enc_dec|ACS_3:inst6|Add1~91           ; |enc_dec|ACS_3:inst6|Add1~91            ; combout          ;
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; |enc_dec|ACS_3:inst6|Add1~93           ; |enc_dec|ACS_3:inst6|Add1~94            ; cout0            ;
; |enc_dec|ACS_3:inst6|Add1~93           ; |enc_dec|ACS_3:inst6|Add1~94COUT1       ; cout1            ;
; |enc_dec|ACS_3:inst6|Add0~93           ; |enc_dec|ACS_3:inst6|Add0~94            ; cout             ;
; |enc_dec|om_0[5]                       ; |enc_dec|om_0[5]                        ; padio            ;
; |enc_dec|om_0[4]                       ; |enc_dec|om_0[4]                        ; padio            ;
; |enc_dec|om_0[3]                       ; |enc_dec|om_0[3]                        ; padio            ;
; |enc_dec|om_0[2]                       ; |enc_dec|om_0[2]                        ; padio            ;
; |enc_dec|om_1[5]                       ; |enc_dec|om_1[5]                        ; padio            ;
; |enc_dec|om_1[4]                       ; |enc_dec|om_1[4]                        ; padio            ;
; |enc_dec|om_1[3]                       ; |enc_dec|om_1[3]                        ; padio            ;
; |enc_dec|om_1[2]                       ; |enc_dec|om_1[2]                        ; padio            ;
; |enc_dec|om_2[5]                       ; |enc_dec|om_2[5]                        ; padio            ;
; |enc_dec|om_2[4]                       ; |enc_dec|om_2[4]                        ; padio            ;
; |enc_dec|om_2[3]                       ; |enc_dec|om_2[3]                        ; padio            ;
; |enc_dec|om_2[2]                       ; |enc_dec|om_2[2]                        ; padio            ;
; |enc_dec|om_3[5]                       ; |enc_dec|om_3[5]                        ; padio            ;
; |enc_dec|om_3[4]                       ; |enc_dec|om_3[4]                        ; padio            ;
; |enc_dec|om_3[3]                       ; |enc_dec|om_3[3]                        ; padio            ;
; |enc_dec|om_3[2]                       ; |enc_dec|om_3[2]                        ; padio            ;
; |enc_dec|oreg0[1]                      ; |enc_dec|oreg0[1]                       ; padio            ;
; |enc_dec|oreg0[0]                      ; |enc_dec|oreg0[0]                       ; padio            ;
; |enc_dec|oreg1[1]                      ; |enc_dec|oreg1[1]                       ; padio            ;
; |enc_dec|oreg1[0]                      ; |enc_dec|oreg1[0]                       ; padio            ;
; |enc_dec|oreg2[1]                      ; |enc_dec|oreg2[1]                       ; padio            ;
; |enc_dec|oreg2[0]                      ; |enc_dec|oreg2[0]                       ; padio            ;
; |enc_dec|oreg3[1]                      ; |enc_dec|oreg3[1]                       ; padio            ;
; |enc_dec|oreg3[0]                      ; |enc_dec|oreg3[0]                       ; padio            ;
; |enc_dec|~STRATIX_FITTER_CREATED_GND~I ; |enc_dec|~STRATIX_FITTER_CREATED_GND~I  ; combout          ;
+----------------------------------------+-----------------------------------------+------------------+


+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage      ;
+--------+------------+


+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Wed Oct 04 22:39:31 2006
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off enc_dec -c enc_dec
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
    Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is      62.19 %
Info: Number of transitions in simulation is 1364
Info: Vector file enc_dec.sim.vwf is saved in VWF text format. You can compress it into CVWF format in order to reduce file size. For more details please refer to the Quartus II Help.
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
    Info: Processing ended: Wed Oct 04 22:39:32 2006
    Info: Elapsed time: 00:00:01