📄 omet.tan.rpt
字号:
+-----------------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+----------------+-----------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+----------------+-----------+------------+
; N/A ; None ; 7.088 ns ; omet_1[0]~reg0 ; omet_1[0] ; clk ;
; N/A ; None ; 6.874 ns ; omet_2[2]~reg0 ; omet_2[2] ; clk ;
; N/A ; None ; 6.874 ns ; omet_2[1]~reg0 ; omet_2[1] ; clk ;
; N/A ; None ; 6.873 ns ; omet_0[2]~reg0 ; omet_0[2] ; clk ;
; N/A ; None ; 6.859 ns ; omet_3[1]~reg0 ; omet_3[1] ; clk ;
; N/A ; None ; 6.857 ns ; omet_0[3]~reg0 ; omet_0[3] ; clk ;
; N/A ; None ; 6.840 ns ; omet_2[0]~reg0 ; omet_2[0] ; clk ;
; N/A ; None ; 6.833 ns ; omet_2[3]~reg0 ; omet_2[3] ; clk ;
; N/A ; None ; 6.697 ns ; omet_1[3]~reg0 ; omet_1[3] ; clk ;
; N/A ; None ; 6.675 ns ; omet_1[2]~reg0 ; omet_1[2] ; clk ;
; N/A ; None ; 6.658 ns ; omet_1[1]~reg0 ; omet_1[1] ; clk ;
; N/A ; None ; 6.658 ns ; omet_0[4]~reg0 ; omet_0[4] ; clk ;
; N/A ; None ; 6.656 ns ; omet_0[5]~reg0 ; omet_0[5] ; clk ;
; N/A ; None ; 6.656 ns ; omet_0[1]~reg0 ; omet_0[1] ; clk ;
; N/A ; None ; 6.656 ns ; omet_0[0]~reg0 ; omet_0[0] ; clk ;
; N/A ; None ; 6.614 ns ; omet_2[5]~reg0 ; omet_2[5] ; clk ;
; N/A ; None ; 6.613 ns ; omet_1[5]~reg0 ; omet_1[5] ; clk ;
; N/A ; None ; 6.612 ns ; omet_1[4]~reg0 ; omet_1[4] ; clk ;
; N/A ; None ; 6.611 ns ; omet_2[4]~reg0 ; omet_2[4] ; clk ;
; N/A ; None ; 6.601 ns ; omet_3[4]~reg0 ; omet_3[4] ; clk ;
; N/A ; None ; 6.585 ns ; omet_3[2]~reg0 ; omet_3[2] ; clk ;
; N/A ; None ; 6.584 ns ; omet_3[0]~reg0 ; omet_3[0] ; clk ;
; N/A ; None ; 6.193 ns ; omet_3[5]~reg0 ; omet_3[5] ; clk ;
; N/A ; None ; 6.193 ns ; omet_3[3]~reg0 ; omet_3[3] ; clk ;
+-------+--------------+------------+----------------+-----------+------------+
+---------------------------------------------------------------------------------+
; th ;
+---------------+-------------+-----------+-----------+----------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+-----------+-----------+----------------+----------+
; N/A ; None ; -1.599 ns ; imet_0[4] ; omet_0[4]~reg0 ; clk ;
; N/A ; None ; -1.608 ns ; imet_0[2] ; omet_0[2]~reg0 ; clk ;
; N/A ; None ; -1.615 ns ; imet_0[3] ; omet_0[3]~reg0 ; clk ;
; N/A ; None ; -1.677 ns ; imet_1[1] ; omet_1[1]~reg0 ; clk ;
; N/A ; None ; -1.962 ns ; imet_1[0] ; omet_1[0]~reg0 ; clk ;
; N/A ; None ; -2.060 ns ; imet_0[0] ; omet_0[0]~reg0 ; clk ;
; N/A ; None ; -2.061 ns ; imet_0[5] ; omet_0[5]~reg0 ; clk ;
; N/A ; None ; -2.082 ns ; imet_1[3] ; omet_1[3]~reg0 ; clk ;
; N/A ; None ; -2.138 ns ; imet_1[2] ; omet_1[2]~reg0 ; clk ;
; N/A ; None ; -2.160 ns ; imet_2[3] ; omet_2[3]~reg0 ; clk ;
; N/A ; None ; -2.166 ns ; imet_3[1] ; omet_3[1]~reg0 ; clk ;
; N/A ; None ; -2.173 ns ; imet_3[5] ; omet_3[5]~reg0 ; clk ;
; N/A ; None ; -2.187 ns ; imet_1[5] ; omet_1[5]~reg0 ; clk ;
; N/A ; None ; -2.196 ns ; imet_0[1] ; omet_0[1]~reg0 ; clk ;
; N/A ; None ; -2.233 ns ; imet_3[2] ; omet_3[2]~reg0 ; clk ;
; N/A ; None ; -2.257 ns ; imet_3[3] ; omet_3[3]~reg0 ; clk ;
; N/A ; None ; -2.264 ns ; imet_3[4] ; omet_3[4]~reg0 ; clk ;
; N/A ; None ; -2.304 ns ; imet_2[4] ; omet_2[4]~reg0 ; clk ;
; N/A ; None ; -2.329 ns ; imet_3[0] ; omet_3[0]~reg0 ; clk ;
; N/A ; None ; -2.330 ns ; imet_2[5] ; omet_2[5]~reg0 ; clk ;
; N/A ; None ; -2.337 ns ; imet_2[2] ; omet_2[2]~reg0 ; clk ;
; N/A ; None ; -2.368 ns ; imet_2[1] ; omet_2[1]~reg0 ; clk ;
; N/A ; None ; -2.387 ns ; imet_1[4] ; omet_1[4]~reg0 ; clk ;
; N/A ; None ; -2.618 ns ; imet_2[0] ; omet_2[0]~reg0 ; clk ;
; N/A ; None ; -2.869 ns ; reset ; omet_2[5]~reg0 ; clk ;
; N/A ; None ; -2.870 ns ; reset ; omet_2[0]~reg0 ; clk ;
; N/A ; None ; -2.871 ns ; reset ; omet_2[2]~reg0 ; clk ;
; N/A ; None ; -2.873 ns ; reset ; omet_2[1]~reg0 ; clk ;
; N/A ; None ; -2.875 ns ; reset ; omet_2[4]~reg0 ; clk ;
; N/A ; None ; -2.876 ns ; reset ; omet_3[1]~reg0 ; clk ;
; N/A ; None ; -2.877 ns ; reset ; omet_2[3]~reg0 ; clk ;
; N/A ; None ; -2.878 ns ; reset ; omet_3[0]~reg0 ; clk ;
; N/A ; None ; -2.879 ns ; reset ; omet_1[5]~reg0 ; clk ;
; N/A ; None ; -2.942 ns ; reset ; omet_0[0]~reg0 ; clk ;
; N/A ; None ; -2.951 ns ; reset ; omet_0[5]~reg0 ; clk ;
; N/A ; None ; -2.953 ns ; reset ; omet_3[3]~reg0 ; clk ;
; N/A ; None ; -2.988 ns ; reset ; omet_1[4]~reg0 ; clk ;
; N/A ; None ; -3.171 ns ; reset ; omet_0[3]~reg0 ; clk ;
; N/A ; None ; -3.172 ns ; reset ; omet_0[2]~reg0 ; clk ;
; N/A ; None ; -3.175 ns ; reset ; omet_1[0]~reg0 ; clk ;
; N/A ; None ; -3.178 ns ; reset ; omet_0[4]~reg0 ; clk ;
; N/A ; None ; -3.183 ns ; reset ; omet_1[3]~reg0 ; clk ;
; N/A ; None ; -3.185 ns ; reset ; omet_1[2]~reg0 ; clk ;
; N/A ; None ; -3.186 ns ; reset ; omet_0[1]~reg0 ; clk ;
; N/A ; None ; -3.187 ns ; reset ; omet_1[1]~reg0 ; clk ;
; N/A ; None ; -3.280 ns ; reset ; omet_3[5]~reg0 ; clk ;
; N/A ; None ; -3.281 ns ; reset ; omet_3[4]~reg0 ; clk ;
; N/A ; None ; -3.282 ns ; reset ; omet_3[2]~reg0 ; clk ;
+---------------+-------------+-----------+-----------+----------------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Wed Oct 04 22:07:52 2006
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off omet -c omet --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: No valid register-to-register data paths exist for clock "clk"
Info: tsu for register "omet_3[2]~reg0" (data pin = "reset", clock pin = "clk") is 3.392 ns
Info: + Longest pin to register delay is 6.247 ns
Info: 1: + IC(0.000 ns) + CELL(1.087 ns) = 1.087 ns; Loc. = PIN_C12; Fanout = 24; PIN Node = 'reset'
Info: 2: + IC(4.621 ns) + CELL(0.539 ns) = 6.247 ns; Loc. = LC_X52_Y27_N2; Fanout = 1; REG Node = 'omet_3[2]~reg0'
Info: Total cell delay = 1.626 ns ( 26.03 % )
Info: Total interconnect delay = 4.621 ns ( 73.97 % )
Info: + Micro setup delay of destination is 0.010 ns
Info: - Shortest clock path from clock "clk" to destination register is 2.865 ns
Info: 1: + IC(0.000 ns) + CELL(0.828 ns) = 0.828 ns; Loc. = PIN_M20; Fanout = 24; CLK Node = 'clk'
Info: 2: + IC(1.495 ns) + CELL(0.542 ns) = 2.865 ns; Loc. = LC_X52_Y27_N2; Fanout = 1; REG Node = 'omet_3[2]~reg0'
Info: Total cell delay = 1.370 ns ( 47.82 % )
Info: Total interconnect delay = 1.495 ns ( 52.18 % )
Info: tco from clock "clk" to destination pin "omet_1[0]" through register "omet_1[0]~reg0" is 7.088 ns
Info: + Longest clock path from clock "clk" to source register is 2.934 ns
Info: 1: + IC(0.000 ns) + CELL(0.828 ns) = 0.828 ns; Loc. = PIN_M20; Fanout = 24; CLK Node = 'clk'
Info: 2: + IC(1.564 ns) + CELL(0.542 ns) = 2.934 ns; Loc. = LC_X1_Y30_N8; Fanout = 1; REG Node = 'omet_1[0]~reg0'
Info: Total cell delay = 1.370 ns ( 46.69 % )
Info: Total interconnect delay = 1.564 ns ( 53.31 % )
Info: + Micro clock to output delay of source is 0.156 ns
Info: + Longest register to pin delay is 3.998 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X1_Y30_N8; Fanout = 1; REG Node = 'omet_1[0]~reg0'
Info: 2: + IC(1.622 ns) + CELL(2.376 ns) = 3.998 ns; Loc. = PIN_H17; Fanout = 0; PIN Node = 'omet_1[0]'
Info: Total cell delay = 2.376 ns ( 59.43 % )
Info: Total interconnect delay = 1.622 ns ( 40.57 % )
Info: th for register "omet_0[4]~reg0" (data pin = "imet_0[4]", clock pin = "clk") is -1.599 ns
Info: + Longest clock path from clock "clk" to destination register is 2.934 ns
Info: 1: + IC(0.000 ns) + CELL(0.828 ns) = 0.828 ns; Loc. = PIN_M20; Fanout = 24; CLK Node = 'clk'
Info: 2: + IC(1.564 ns) + CELL(0.542 ns) = 2.934 ns; Loc. = LC_X1_Y30_N9; Fanout = 1; REG Node = 'omet_0[4]~reg0'
Info: Total cell delay = 1.370 ns ( 46.69 % )
Info: Total interconnect delay = 1.564 ns ( 53.31 % )
Info: + Micro hold delay of destination is 0.100 ns
Info: - Shortest pin to register delay is 4.633 ns
Info: 1: + IC(0.000 ns) + CELL(1.234 ns) = 1.234 ns; Loc. = PIN_E19; Fanout = 1; PIN Node = 'imet_0[4]'
Info: 2: + IC(3.176 ns) + CELL(0.223 ns) = 4.633 ns; Loc. = LC_X1_Y30_N9; Fanout = 1; REG Node = 'omet_0[4]~reg0'
Info: Total cell delay = 1.457 ns ( 31.45 % )
Info: Total interconnect delay = 3.176 ns ( 68.55 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Wed Oct 04 22:07:53 2006
Info: Elapsed time: 00:00:02
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