📄 reg_exchange.tan.rpt
字号:
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+---------------+-------------+-----------+----------+-------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Wed Oct 04 22:13:51 2006
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off reg_exchange -c reg_exchange --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: No valid register-to-register data paths exist for clock "clk"
Info: tsu for register "w1[3]" (data pin = "acs_1", clock pin = "clk") is 4.142 ns
Info: + Longest pin to register delay is 7.130 ns
Info: 1: + IC(0.000 ns) + CELL(1.087 ns) = 1.087 ns; Loc. = PIN_B16; Fanout = 9; PIN Node = 'acs_1'
Info: 2: + IC(5.504 ns) + CELL(0.539 ns) = 7.130 ns; Loc. = LC_X25_Y1_N0; Fanout = 1; REG Node = 'w1[3]'
Info: Total cell delay = 1.626 ns ( 22.81 % )
Info: Total interconnect delay = 5.504 ns ( 77.19 % )
Info: + Micro setup delay of destination is 0.010 ns
Info: - Shortest clock path from clock "clk" to destination register is 2.998 ns
Info: 1: + IC(0.000 ns) + CELL(0.828 ns) = 0.828 ns; Loc. = PIN_M20; Fanout = 37; CLK Node = 'clk'
Info: 2: + IC(1.628 ns) + CELL(0.542 ns) = 2.998 ns; Loc. = LC_X25_Y1_N0; Fanout = 1; REG Node = 'w1[3]'
Info: Total cell delay = 1.370 ns ( 45.70 % )
Info: Total interconnect delay = 1.628 ns ( 54.30 % )
Info: tco from clock "clk" to destination pin "oreg3[5]" through register "w3[5]" is 8.209 ns
Info: + Longest clock path from clock "clk" to source register is 2.890 ns
Info: 1: + IC(0.000 ns) + CELL(0.828 ns) = 0.828 ns; Loc. = PIN_M20; Fanout = 37; CLK Node = 'clk'
Info: 2: + IC(1.520 ns) + CELL(0.542 ns) = 2.890 ns; Loc. = LC_X33_Y30_N6; Fanout = 1; REG Node = 'w3[5]'
Info: Total cell delay = 1.370 ns ( 47.40 % )
Info: Total interconnect delay = 1.520 ns ( 52.60 % )
Info: + Micro clock to output delay of source is 0.156 ns
Info: + Longest register to pin delay is 5.163 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X33_Y30_N6; Fanout = 1; REG Node = 'w3[5]'
Info: 2: + IC(2.759 ns) + CELL(2.404 ns) = 5.163 ns; Loc. = PIN_P10; Fanout = 0; PIN Node = 'oreg3[5]'
Info: Total cell delay = 2.404 ns ( 46.56 % )
Info: Total interconnect delay = 2.759 ns ( 53.44 % )
Info: th for register "w0[3]" (data pin = "ireg0[2]", clock pin = "clk") is -1.896 ns
Info: + Longest clock path from clock "clk" to destination register is 2.998 ns
Info: 1: + IC(0.000 ns) + CELL(0.828 ns) = 0.828 ns; Loc. = PIN_M20; Fanout = 37; CLK Node = 'clk'
Info: 2: + IC(1.628 ns) + CELL(0.542 ns) = 2.998 ns; Loc. = LC_X25_Y1_N7; Fanout = 1; REG Node = 'w0[3]'
Info: Total cell delay = 1.370 ns ( 45.70 % )
Info: Total interconnect delay = 1.628 ns ( 54.30 % )
Info: + Micro hold delay of destination is 0.100 ns
Info: - Shortest pin to register delay is 4.994 ns
Info: 1: + IC(0.000 ns) + CELL(1.087 ns) = 1.087 ns; Loc. = PIN_AA13; Fanout = 2; PIN Node = 'ireg0[2]'
Info: 2: + IC(3.684 ns) + CELL(0.223 ns) = 4.994 ns; Loc. = LC_X25_Y1_N7; Fanout = 1; REG Node = 'w0[3]'
Info: Total cell delay = 1.310 ns ( 26.23 % )
Info: Total interconnect delay = 3.684 ns ( 73.77 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Wed Oct 04 22:13:52 2006
Info: Elapsed time: 00:00:01
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