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Timing Analyzer report for reg_exchange
Wed Oct 04 22:13:52 2006
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. tsu
6. tco
7. th
8. Timing Analyzer Messages
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; Legal Notice ;
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and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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+---------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+----------+----------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+----------+----------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 4.142 ns ; acs_1 ; w1[3] ; -- ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 8.209 ns ; w3[5] ; oreg3[5] ; clk ; -- ; 0 ;
; Worst-case th ; N/A ; None ; -1.896 ns ; ireg0[2] ; w0[3] ; -- ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+----------+----------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1S10F484C5 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-----------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+----------+-------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+----------+-------+----------+
; N/A ; None ; 4.142 ns ; acs_1 ; w1[3] ; clk ;
; N/A ; None ; 4.138 ns ; acs_1 ; w1[4] ; clk ;
; N/A ; None ; 4.137 ns ; acs_1 ; w1[1] ; clk ;
; N/A ; None ; 3.911 ns ; acs_1 ; w1[2] ; clk ;
; N/A ; None ; 3.899 ns ; acs_1 ; w1[5] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w2[2] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w2[3] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w2[4] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w2[5] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w2[6] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w3[2] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w3[3] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w3[4] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w3[5] ; clk ;
; N/A ; None ; 3.876 ns ; reset ; w3[6] ; clk ;
; N/A ; None ; 3.806 ns ; reset ; w2[7] ; clk ;
; N/A ; None ; 3.806 ns ; reset ; w2[8] ; clk ;
; N/A ; None ; 3.806 ns ; reset ; w2[9] ; clk ;
; N/A ; None ; 3.806 ns ; reset ; w3[1] ; clk ;
; N/A ; None ; 3.806 ns ; reset ; w3[7] ; clk ;
; N/A ; None ; 3.806 ns ; reset ; w3[8] ; clk ;
; N/A ; None ; 3.806 ns ; reset ; w3[9] ; clk ;
; N/A ; None ; 3.612 ns ; reset ; w0[6] ; clk ;
; N/A ; None ; 3.612 ns ; reset ; w0[7] ; clk ;
; N/A ; None ; 3.612 ns ; reset ; w0[8] ; clk ;
; N/A ; None ; 3.612 ns ; reset ; w0[9] ; clk ;
; N/A ; None ; 3.612 ns ; reset ; w1[6] ; clk ;
; N/A ; None ; 3.612 ns ; reset ; w1[7] ; clk ;
; N/A ; None ; 3.612 ns ; reset ; w1[8] ; clk ;
; N/A ; None ; 3.612 ns ; reset ; w1[9] ; clk ;
; N/A ; None ; 3.612 ns ; reset ; w2[1] ; clk ;
; N/A ; None ; 3.430 ns ; acs_0 ; w0[7] ; clk ;
; N/A ; None ; 3.429 ns ; acs_0 ; w0[6] ; clk ;
; N/A ; None ; 3.429 ns ; acs_0 ; w0[8] ; clk ;
; N/A ; None ; 3.428 ns ; acs_0 ; w0[9] ; clk ;
; N/A ; None ; 3.400 ns ; acs_2 ; w2[8] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w0[1] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w0[2] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w0[3] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w0[4] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w0[5] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w1[1] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w1[2] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w1[3] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w1[4] ; clk ;
; N/A ; None ; 3.393 ns ; reset ; w1[5] ; clk ;
; N/A ; None ; 3.391 ns ; acs_2 ; w2[4] ; clk ;
; N/A ; None ; 3.389 ns ; acs_2 ; w2[5] ; clk ;
; N/A ; None ; 3.278 ns ; acs_2 ; w2[7] ; clk ;
; N/A ; None ; 3.278 ns ; acs_2 ; w2[9] ; clk ;
; N/A ; None ; 3.179 ns ; reset ; w3[0] ; clk ;
; N/A ; None ; 3.169 ns ; acs_2 ; w2[2] ; clk ;
; N/A ; None ; 3.169 ns ; acs_2 ; w2[6] ; clk ;
; N/A ; None ; 3.167 ns ; acs_2 ; w2[3] ; clk ;
; N/A ; None ; 2.926 ns ; ireg1[0] ; w3[1] ; clk ;
; N/A ; None ; 2.886 ns ; ireg3[0] ; w2[1] ; clk ;
; N/A ; None ; 2.872 ns ; ireg1[2] ; w2[3] ; clk ;
; N/A ; None ; 2.867 ns ; ireg1[2] ; w3[3] ; clk ;
; N/A ; None ; 2.830 ns ; ireg1[3] ; w2[4] ; clk ;
; N/A ; None ; 2.828 ns ; ireg1[3] ; w3[4] ; clk ;
; N/A ; None ; 2.740 ns ; ireg2[0] ; w0[1] ; clk ;
; N/A ; None ; 2.740 ns ; ireg2[0] ; w1[1] ; clk ;
; N/A ; None ; 2.713 ns ; ireg2[7] ; w1[8] ; clk ;
; N/A ; None ; 2.712 ns ; ireg2[7] ; w0[8] ; clk ;
; N/A ; None ; 2.709 ns ; ireg1[0] ; w2[1] ; clk ;
; N/A ; None ; 2.690 ns ; ireg3[7] ; w3[8] ; clk ;
; N/A ; None ; 2.682 ns ; ireg2[6] ; w0[7] ; clk ;
; N/A ; None ; 2.677 ns ; ireg2[6] ; w1[7] ; clk ;
; N/A ; None ; 2.665 ns ; acs_0 ; w0[2] ; clk ;
; N/A ; None ; 2.664 ns ; acs_0 ; w0[3] ; clk ;
; N/A ; None ; 2.661 ns ; acs_0 ; w0[4] ; clk ;
; N/A ; None ; 2.658 ns ; acs_0 ; w0[1] ; clk ;
; N/A ; None ; 2.629 ns ; acs_2 ; w2[1] ; clk ;
; N/A ; None ; 2.629 ns ; ireg0[8] ; w1[9] ; clk ;
; N/A ; None ; 2.616 ns ; ireg0[6] ; w0[7] ; clk ;
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