produce.vhd

vhdl的一个串行序列信号发生器的设计与实现

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity produce is
port(
    clk:in std_logic;    --时钟
    set:in std_logic;    --预制
    reset:in std_logic;  --复位
    data:in std_logic_vector(7 downto 0);  --数据输入
    fout:out std_logic;   --显示输出
    clkout:out std_logic  --时钟输出
    );
end;
architecture produce_arth of produce is
component pro 
port(
    clk:in std_logic;     --时钟
    set:in std_logic;     --预制  
    reset:in std_logic;   --复位
    data:in std_logic_vector(7 downto 0); --数据输入
    sout:out std_logic    --显示输出
    );  
end component;
begin
clkout<=clk;  --时钟显示
u1:pro port map(clk=>clk,set=>set,reset=>reset,data=>data,sout=>fout);
end;