trafficlight.fit.rpt

一些很好的FPGA设计实例

;      - counter05:inst1|CData0[0]  ; 0                 ; ON      ;
;      - counter05:inst1|C_out      ; 0                 ; ON      ;
;      - counter05:inst1|CData0~178 ; 0                 ; ON      ;
;      - counter55:inst2|CData1[0]  ; 0                 ; ON      ;
;      - counter55:inst2|CData1[3]  ; 0                 ; ON      ;
;      - counter55:inst2|CData1[1]  ; 0                 ; ON      ;
;      - counter55:inst2|CData1[2]  ; 0                 ; ON      ;
;      - counter55:inst2|CData0~262 ; 0                 ; ON      ;
;      - control:inst14|Green2~14   ; 0                 ; ON      ;
; SW                                ;                   ;         ;
;      - control:inst14|Red1~14     ; 0                 ; ON      ;
;      - control:inst14|Red2~4      ; 0                 ; ON      ;
;      - control:inst14|Yellow1~14  ; 0                 ; ON      ;
;      - control:inst14|Yellow2~13  ; 0                 ; ON      ;
;      - control:inst14|Green1~4    ; 0                 ; ON      ;
;      - control:inst14|Green2~13   ; 0                 ; ON      ;
; CLK                               ;                   ;         ;
+-----------------------------------+-------------------+---------+


+--------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                          ;
+-------------------------------+---------------+---------+-------------+--------+----------------------+------------------+
; Name                          ; Location      ; Fan-Out ; Usage       ; Global ; Global Resource Used ; Global Line Name ;
+-------------------------------+---------------+---------+-------------+--------+----------------------+------------------+
; CLK                           ; PIN_10        ; 33      ; Clock       ; yes    ; Global clock         ; GCLK2            ;
; fdiv1hz:inst11|LessThan0~509  ; LC_X11_Y6_N6  ; 32      ; Sync. clear ; no     ; --                   ; --               ;
; fdiv1hz:inst11|clk_out        ; LC_X11_Y6_N6  ; 14      ; Clock       ; yes    ; Global clock         ; GCLK3            ;
; fdiv1khz:inst12|LessThan0~480 ; LC_X8_Y6_N6   ; 32      ; Sync. clear ; no     ; --                   ; --               ;
; fdiv1khz:inst12|clk_out       ; LC_X8_Y6_N6   ; 34      ; Clock       ; yes    ; Global clock         ; GCLK1            ;
; scan:inst|EN_in               ; LC_X21_Y11_N3 ; 2       ; Clock       ; yes    ; Global clock         ; GCLK7            ;
+-------------------------------+---------------+---------+-------------+--------+----------------------+------------------+


+---------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                 ;
+-------------------------+---------------+---------+----------------------+------------------+
; Name                    ; Location      ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------------------------+---------------+---------+----------------------+------------------+
; CLK                     ; PIN_10        ; 33      ; Global clock         ; GCLK2            ;
; fdiv1hz:inst11|clk_out  ; LC_X11_Y6_N6  ; 14      ; Global clock         ; GCLK3            ;
; fdiv1khz:inst12|clk_out ; LC_X8_Y6_N6   ; 34      ; Global clock         ; GCLK1            ;
; scan:inst|EN_in         ; LC_X21_Y11_N3 ; 2       ; Global clock         ; GCLK7            ;
+-------------------------+---------------+---------+----------------------+------------------+


+-----------------------------------------+
; Non-Global High Fan-Out Signals         ;
+-------------------------------+---------+
; Name                          ; Fan-Out ;
+-------------------------------+---------+
; fdiv1hz:inst11|LessThan0~509  ; 32      ;
; fdiv1khz:inst12|LessThan0~480 ; 32      ;
; scan:inst|sdata[0]            ; 23      ;
; Reset                         ; 16      ;
; dispselect:inst9|D_OUT[0]     ; 11      ;
; counter55:inst2|CData0[1]     ; 9       ;
; counter05:inst1|CData0[1]     ; 8       ;
; counter55:inst2|CData1[1]     ; 7       ;
; counter55:inst2|CData1[0]     ; 7       ;
; dispmux:inst8|Selector0~217   ; 7       ;
; dispmux:inst8|Selector1~246   ; 7       ;
; dispmux:inst8|Selector2~80    ; 7       ;
; dispmux:inst8|Selector3~170   ; 7       ;
; counter55:inst2|CData0[0]     ; 7       ;
; scan:inst|sdata[1]            ; 7       ;
; SW                            ; 6       ;
; counter55:inst2|Equal2~21     ; 6       ;
; counter55:inst2|always0~1     ; 6       ;
; counter55:inst2|CData0[2]     ; 6       ;
; counter05:inst1|CData0[2]     ; 6       ;
; counter05:inst1|CData0[0]     ; 6       ;
; fdiv1hz:inst11|cnt[25]~341    ; 5       ;
; fdiv1hz:inst11|cnt[20]~336    ; 5       ;
; fdiv1hz:inst11|cnt[15]~331    ; 5       ;
; fdiv1hz:inst11|cnt[10]~326    ; 5       ;
; fdiv1hz:inst11|cnt[0]~320     ; 5       ;
; fdiv1hz:inst11|cnt[5]~316     ; 5       ;
; fdiv1khz:inst12|cnt[25]~341   ; 5       ;
; fdiv1khz:inst12|cnt[20]~336   ; 5       ;
; fdiv1khz:inst12|cnt[15]~331   ; 5       ;
; fdiv1khz:inst12|cnt[5]~323    ; 5       ;
; fdiv1khz:inst12|cnt[0]~318    ; 5       ;
; fdiv1khz:inst12|cnt[10]~317   ; 5       ;
; counter55:inst2|CData1[2]     ; 5       ;
; counter55:inst2|CData0[3]     ; 5       ;
; counter55:inst2|CData1[3]     ; 4       ;
; counter05:inst1|CData0[3]     ; 4       ;
; counter55:inst2|Equal3~30     ; 3       ;
; counter55:inst2|CData0~262    ; 3       ;
; counter55:inst2|Equal3~29     ; 3       ;
; counter05:inst1|CData0~178    ; 3       ;
; dispmux:inst8|Selector0~214   ; 3       ;
; counter55:inst2|Add2~145      ; 3       ;
; counter55:inst2|Add2~143      ; 3       ;
; counter55:inst2|Add2~138      ; 3       ;
; fdiv1hz:inst11|cnt[29]        ; 2       ;
; fdiv1hz:inst11|cnt[28]        ; 2       ;
; fdiv1hz:inst11|cnt[30]        ; 2       ;
; fdiv1hz:inst11|cnt[27]        ; 2       ;
; fdiv1hz:inst11|cnt[26]        ; 2       ;
+-------------------------------+---------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; C4s                        ; 78 / 8,840 ( < 1 % )  ;
; Direct links               ; 50 / 11,506 ( < 1 % ) ;
; Global clocks              ; 4 / 8 ( 50 % )        ;
; LAB clocks                 ; 12 / 156 ( 8 % )      ;
; LUT chains                 ; 4 / 2,619 ( < 1 % )   ;
; Local interconnects        ; 160 / 11,506 ( 1 % )  ;
; M4K buffers                ; 0 / 468 ( 0 % )       ;
; R4s                        ; 48 / 7,520 ( < 1 % )  ;
+----------------------------+-----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 7.18) ; Number of LABs  (Total = 22) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 4                            ;
; 2                                          ; 1                            ;
; 3                                          ; 0                            ;
; 4                                          ; 1                            ;
; 5                                          ; 1                            ;
; 6                                          ; 0                            ;
; 7                                          ; 1                            ;
; 8                                          ; 2                            ;
; 9                                          ; 0                            ;