mapper.v

来自「ATSC发送端部分」· Verilog 代码 · 共 22 行

module mapper(data_in,data_out);
 
    input  [2:0] data_in;
    output  data_out;
    integer data_out;
   // reg [3:0] data_out;
    
    always @ (data_in)
    begin
    case (data_in)
    3'b000: data_out=-7 ;//4'b1001 ;
    3'b001: data_out=-5 ;//4'b1011 ;
    3'b010: data_out=-3 ;//4'b1101 ;
    3'b011: data_out=-1 ;//4'b1111 ;
    3'b100: data_out=1  ;//4'b0001  ;
    3'b101: data_out=3  ;//4'b0011  ;
    3'b110: data_out=5  ;//4'b0101  ;
    3'b111: data_out=7  ;//4'b0111  ;
    endcase
    end
endmodule