vga.hier_info

FPGA EP2C5 VGA 使用verilogHdl

|VGA
r <= VGAsingl:inst.R
clk => VGAsingl:inst.CLK
key => VGAsingl:inst.MD
g <= VGAsingl:inst.G
b <= VGAsingl:inst.B
HS <= VGAsingl:inst.HS
VS <= VGAsingl:inst.VS


|VGA|VGAsingl:inst
CLK => FS[4].CLK
CLK => FS[3].CLK
CLK => FS[2].CLK
CLK => FS[1].CLK
CLK => FS[0].CLK
CLK => FS[5].CLK
MD => GRB~0.IN0
MD => GRB~3.IN0
MD => GRB~6.IN0
MD => MMD[0].CLK
MD => MMD[1].CLK
HS <= LessThan~0.DB_MAX_OUTPUT_PORT_TYPE
VS <= LessThan~1.DB_MAX_OUTPUT_PORT_TYPE
R <= GRB~2.DB_MAX_OUTPUT_PORT_TYPE
G <= GRB~5.DB_MAX_OUTPUT_PORT_TYPE
B <= GRB~8.DB_MAX_OUTPUT_PORT_TYPE