dq024.vhd

xilinx xc9572 cpld 实现的伺服电机控制器

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-- All Right Reserved.
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--  /   /\/   / 
-- /___/  \  /    Vendor: Xilinx 
-- \   \   \/     Version : 6.3i
--  \   \         Application : 
--  /   /         Filename : xil_280_5
-- /___/   /\     Timestamp : 03/31/2006 12:57:43
-- \   \  /  \ 
--  \___\/\___\ 
--
--Command: 
--Design Name: dq024
--

library ieee;
use ieee.std_logic_1164.ALL;
use ieee.numeric_std.ALL;
-- synopsys translate_off
library UNISIM;
use UNISIM.Vcomponents.ALL;
-- synopsys translate_on

entity dq024 is
   port ( D    : in    std_logic_vector (7 downto 0); 
          G    : in    std_logic; 
          REST : in    std_logic; 
          WR   : in    std_logic; 
          DQ0  : out   std_logic; 
          DQ1  : out   std_logic; 
          DQ2  : out   std_logic; 
          DQ3  : out   std_logic; 
          DQ4  : out   std_logic; 
          DQ5  : out   std_logic; 
          DQ6  : out   std_logic; 
          DQ7  : out   std_logic; 
          DQ8  : out   std_logic; 
          DQ9  : out   std_logic; 
          DQ10 : out   std_logic; 
          DQ11 : out   std_logic; 
          DQ12 : out   std_logic; 
          DQ13 : out   std_logic; 
          DQ14 : out   std_logic; 
          DQ15 : out   std_logic; 
          DQ16 : out   std_logic; 
          DQ17 : out   std_logic; 
          DQ18 : out   std_logic; 
          DQ19 : out   std_logic; 
          DQ20 : out   std_logic; 
          DQ21 : out   std_logic; 
          DQ22 : out   std_logic; 
          DQ23 : out   std_logic);
end dq024;

architecture BEHAVIORAL of dq024 is
   signal temp_d2 : std_logic_vector (23 downto 0);
   component d5_32e
      port ( A0   : in    std_logic; 
             A1   : in    std_logic; 
             A2   : in    std_logic; 
             A3   : in    std_logic; 
             A4   : in    std_logic;
				 E    : in    std_logic; 
             Dout : out   std_logic_vector (23 downto 0));
   end component;
   
   component dq24
      port ( D    : in    std_logic; 
             Din  : in    std_logic_vector (23 downto 0); 
				 REST : in    std_logic; 
             WR   : in    std_logic; 
             DQ0  : out   std_logic; 
             DQ1  : out   std_logic; 
             DQ2  : out   std_logic; 
             DQ3  : out   std_logic; 
             DQ4  : out   std_logic; 
             DQ5  : out   std_logic; 
             DQ6  : out   std_logic; 
             DQ7  : out   std_logic; 
             DQ8  : out   std_logic; 
             DQ9  : out   std_logic; 
             DQ10 : out   std_logic; 
             DQ11 : out   std_logic; 
             DQ12 : out   std_logic; 
             DQ13 : out   std_logic; 
             DQ14 : out   std_logic; 
             DQ15 : out   std_logic; 
             DQ16 : out   std_logic; 
             DQ17 : out   std_logic; 
             DQ18 : out   std_logic; 
             DQ19 : out   std_logic; 
             DQ20 : out   std_logic; 
             DQ21 : out   std_logic; 
             DQ22 : out   std_logic; 
             DQ23 : out   std_logic);
   end component;
   
begin
   XLXI_1 : d5_32e
      port map (A0=>D(0),      
                A1=>D(1),      
                A2=>D(2),      
                A3=>D(3),      
                A4=>D(4),      
                E=>G,      
                Dout(23 downto 0)=>temp_d2(23 downto 0));
   
   XLXI_3 : dq24
      port map (D=>D(7),      
                Din(23 downto 0)=>temp_d2(23 downto 0),      
                REST=>REST,      
                WR=>WR,      
                DQ0=>DQ0,      
                DQ1=>DQ1,      
                DQ2=>DQ2,      
                DQ3=>DQ3,      
                DQ4=>DQ4,      
                DQ5=>DQ5,      
                DQ6=>DQ6,      
                DQ7=>DQ7,      
                DQ8=>DQ8,      
                DQ9=>DQ9,      
                DQ10=>DQ10,      
                DQ11=>DQ11,      
                DQ12=>DQ12,      
                DQ13=>DQ13,      
                DQ14=>DQ14,      
                DQ15=>DQ15,      
                DQ16=>DQ16,      
                DQ17=>DQ17,      
                DQ18=>DQ18,      
                DQ19=>DQ19,      
                DQ20=>DQ20,      
                DQ21=>DQ21,      
                DQ22=>DQ22,      
                DQ23=>DQ23);

end BEHAVIORAL;

-- synopsys translate_off
configuration CFG_dq024 of  dq024 is
   for BEHAVIORAL
   end for;
end CFG_dq024;
-- synopsys translate_on