dq24.vhd

xilinx xc9572 cpld 实现的伺服电机控制器

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-- All Right Reserved.
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--  /   /\/   / 
-- /___/  \  /    Vendor: Xilinx 
-- \   \   \/     Version : 6.3i
--  \   \         Application : 
--  /   /         Filename : xil_2312_6
-- /___/   /\     Timestamp : 04/03/2006 15:53:54
-- \   \  /  \ 
--  \___\/\___\ 
--
--Command: 
--Design Name: dq24
--

library ieee;
use ieee.std_logic_1164.ALL;
use ieee.numeric_std.ALL;
-- synopsys translate_off
library UNISIM;
use UNISIM.Vcomponents.ALL;
-- synopsys translate_on

entity dq24 is
   port ( D    : in    std_logic; 
          Din  : in    std_logic_vector (23 downto 0); 
          REST : in    std_logic; 
          WR   : in    std_logic; 
          DQ0  : out   std_logic; 
          DQ1  : out   std_logic; 
          DQ2  : out   std_logic; 
          DQ3  : out   std_logic; 
          DQ4  : out   std_logic; 
          DQ5  : out   std_logic; 
          DQ6  : out   std_logic; 
          DQ7  : out   std_logic; 
          DQ8  : out   std_logic; 
          DQ9  : out   std_logic; 
          DQ10 : out   std_logic; 
          DQ11 : out   std_logic; 
          DQ12 : out   std_logic; 
          DQ13 : out   std_logic; 
          DQ14 : out   std_logic; 
          DQ15 : out   std_logic; 
          DQ16 : out   std_logic; 
          DQ17 : out   std_logic; 
          DQ18 : out   std_logic; 
          DQ19 : out   std_logic; 
          DQ20 : out   std_logic; 
          DQ21 : out   std_logic; 
          DQ22 : out   std_logic; 
          DQ23 : out   std_logic);
end dq24;

architecture BEHAVIORAL of dq24 is
  attribute BOX_TYPE   : string ;
  component FDCE
      port ( C   : in    std_logic; 
             CE  : in    std_logic; 
             CLR : in    std_logic; 
             D   : in    std_logic; 
             Q   : out   std_logic);
  end component;
  attribute BOX_TYPE of FDCE : component is "BLACK_BOX";
 
 signal Temp:std_logic_vector(23 downto 0);
 signal Ret: std_logic;
 begin
   Ret<=not REST;
	
	G1: for i in 0 to 23 generate
     Ltchx:FDCE  port map (C=>WR,CE=>Din(i),CLR=>Ret,D=>D,Q=>Temp(i));
   end generate;    
    DQ0<=Temp(0);
    DQ1<=Temp(1);
    DQ2<=Temp(2);
    DQ3<=Temp(3);
    DQ4<=Temp(4);
    DQ5<=Temp(5);
    DQ6<=Temp(6);
    DQ7<=Temp(7);
    DQ8<=Temp(8);
    DQ9<=Temp(9);
  	 DQ10<=Temp(10);
    DQ11<=Temp(11);
    DQ12<=Temp(12);
    DQ13<=Temp(13);
    DQ14<=Temp(14);
    DQ15<=Temp(15);
    DQ16<=Temp(16);
    DQ17<=Temp(17);
    DQ18<=Temp(18);
    DQ19<=Temp(19);
	 DQ20<=Temp(20);
    DQ21<=Temp(21);
    DQ22<=Temp(22);
    DQ23<=Temp(23);
end BEHAVIORAL;

-- synopsys translate_off
configuration CFG_dq24 of  dq24 is
   for BEHAVIORAL
   end for;
end CFG_dq24;
-- synopsys translate_on