de2_clock.tan.rpt

适合DE2板

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+-------+--------------+------------+-------+---------------------+-----------+


+----------------------------------------------------------------------------------+
; tco                                                                              ;
+-------+--------------+------------+-------------------+-------------+------------+
; Slack ; Required tco ; Actual tco ; From              ; To          ; From Clock ;
+-------+--------------+------------+-------------------+-------------+------------+
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; N/A   ; None         ; 9.130 ns   ; LCD_E~reg0        ; LCD_E       ; clk_50Mhz  ;
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; N/A   ; None         ; 9.121 ns   ; DATA_BUS_VALUE[1] ; DATA_BUS[1] ; clk_50Mhz  ;
; N/A   ; None         ; 8.938 ns   ; LCD_RS~reg0       ; LCD_RS      ; clk_50Mhz  ;
; N/A   ; None         ; 8.937 ns   ; DATA_BUS_VALUE[5] ; DATA_BUS[5] ; clk_50Mhz  ;
; N/A   ; None         ; 8.937 ns   ; DATA_BUS_VALUE[4] ; DATA_BUS[4] ; clk_50Mhz  ;
+-------+--------------+------------+-------------------+-------------+------------+


+-----------------------------------------------------------------+
; tpd                                                             ;
+-------+-------------------+-----------------+-------+-----------+
; Slack ; Required P2P Time ; Actual P2P Time ; From  ; To        ;
+-------+-------------------+-----------------+-------+-----------+
; N/A   ; None              ; 9.715 ns        ; reset ; RESET_LED ;
+-------+-------------------+-----------------+-------+-----------+


+-----------------------------------------------------------------------------------+
; th                                                                                ;
+---------------+-------------+-----------+-------+---------------------+-----------+
; Minimum Slack ; Required th ; Actual th ; From  ; To                  ; To Clock  ;
+---------------+-------------+-----------+-------+---------------------+-----------+
; N/A           ; None        ; -1.582 ns ; reset ; CLK_COUNT_10HZ[4]   ; clk_50Mhz ;
; N/A           ; None        ; -1.582 ns ; reset ; CLK_COUNT_10HZ[5]   ; clk_50Mhz ;
; N/A           ; None        ; -1.582 ns ; reset ; CLK_COUNT_10HZ[1]   ; clk_50Mhz ;
; N/A           ; None        ; -1.582 ns ; reset ; CLK_COUNT_10HZ[2]   ; clk_50Mhz ;
; N/A           ; None        ; -1.582 ns ; reset ; CLK_COUNT_10HZ[0]   ; clk_50Mhz ;
; N/A           ; None        ; -1.582 ns ; reset ; CLK_COUNT_10HZ[3]   ; clk_50Mhz ;
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; N/A           ; None        ; -5.472 ns ; reset ; CLK_