📄 top.rpt
字号:
Total embedded cells used: 16/48 ( 33%)
Total EABs used: 2/6 ( 33%)
Average fan-in: 3.12/4 ( 78%)
Total fan-in: 3230/4608 ( 70%)
Total input pins required: 7
Total input I/O cell registers required: 0
Total output pins required: 30
Total output I/O cell registers required: 0
Total buried I/O cell registers required: 0
Total bidirectional pins required: 0
Total reserved pins required 0
Total logic cells required: 1034
Total flipflops required: 160
Total packed registers required: 0
Total logic cells in carry chains: 0
Total number of carry chains: 0
Total logic cells in cascade chains: 0
Total number of cascade chains: 0
Total single-pin Clock Enables required: 0
Total single-pin Output Enables required: 0
Synthesized logic cells: 74/1152 ( 6%)
Logic Cell and Embedded Cell Counts
Column: 01 02 03 04 05 06 07 08 09 10 11 12 EA 13 14 15 16 17 18 19 20 21 22 23 24 Total(LC/EC)
A: 8 8 8 8 7 8 4 8 8 1 8 8 8 8 8 8 8 7 8 8 8 8 8 8 8 179/8
B: 8 8 8 8 8 8 0 8 8 8 8 8 0 8 8 8 8 0 7 8 1 1 8 8 8 161/0
C: 8 8 8 8 7 8 8 7 8 8 8 8 0 7 8 8 8 8 8 8 8 8 8 8 8 189/0
D: 8 8 8 8 8 8 8 8 8 7 1 8 0 2 8 8 8 8 8 8 8 8 8 8 8 178/0
E: 1 8 8 0 8 8 8 8 7 0 8 8 8 8 8 7 8 0 8 4 8 0 8 8 0 139/8
F: 8 8 8 8 8 8 8 8 8 8 8 8 0 8 8 8 8 8 5 8 8 7 8 8 8 188/0
Total: 41 48 48 40 46 48 36 47 47 32 41 48 16 41 48 47 48 31 44 44 41 32 48 48 40 1034/16
Device-Specific Information: f:\sin\top.rpt
top
** INPUTS **
Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
125 - - - -- INPUT G 0 0 0 0 clk
8 - - A -- INPUT 0 0 0 14 clk0
9 - - B -- INPUT 0 0 0 14 clk1
10 - - B -- INPUT 0 0 0 14 clk2
12 - - C -- INPUT 0 0 0 14 clk3
13 - - C -- INPUT 0 0 0 2 clk4
17 - - D -- INPUT 0 0 0 4 clk5
Code:
s = Synthesized pin or logic cell
+ = Synchronous flipflop
/ = Slow slew-rate output
! = NOT gate push-back
r = Fitter-inserted logic cell
@ = Uses single-pin Clock Enable
& = Uses single-pin Output Enable
G = Global Source. Fan-out destinations counted here do not include destinations
that are driven using global routing resources. Refer to the Auto Global Signals,
Clock Signals, Clear Signals, Synchronous Load Signals, and Synchronous Clear Signals
Sections of this Report File for information on which signals' fan-outs are used as
Clock, Clear, Preset, Output Enable, and synchronous Load signals.
Device-Specific Information: f:\sin\top.rpt
top
** OUTPUTS **
Fed By Fed By Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
41 - - - 20 OUTPUT 0 1 0 0 dot0
42 - - - 19 OUTPUT 0 1 0 0 dot1
65 - - - 09 OUTPUT 0 1 0 0 dot2
67 - - - 08 OUTPUT 0 1 0 0 dot3
68 - - - 07 OUTPUT 0 1 0 0 dot4
69 - - - 06 OUTPUT 0 1 0 0 dot5
70 - - - 05 OUTPUT 0 1 0 0 dot6
72 - - - 03 OUTPUT 0 1 0 0 dot7
73 - - - 01 OUTPUT 0 1 0 0 f0
78 - - F -- OUTPUT 0 1 0 0 f1
79 - - F -- OUTPUT 0 1 0 0 f2
80 - - F -- OUTPUT 0 1 0 0 f3
81 - - F -- OUTPUT 0 1 0 0 f4
82 - - E -- OUTPUT 0 1 0 0 f5
83 - - E -- OUTPUT 0 1 0 0 f6
86 - - E -- OUTPUT 0 1 0 0 f7
87 - - E -- OUTPUT 0 1 0 0 f8
88 - - D -- OUTPUT 0 1 0 0 f9
89 - - C -- OUTPUT 0 1 0 0 f10
90 - - C -- OUTPUT 0 1 0 0 f11
91 - - C -- OUTPUT 0 1 0 0 f12
92 - - C -- OUTPUT 0 0 0 0 f13
95 - - B -- OUTPUT 0 0 0 0 f14
96 - - B -- OUTPUT 0 0 0 0 f15
36 - - - 24 OUTPUT 0 1 0 0 maot0
37 - - - 23 OUTPUT 0 1 0 0 maot1
38 - - - 22 OUTPUT 0 1 0 0 maot2
39 - - - 21 OUTPUT 0 1 0 0 maot3
30 - - F -- OUTPUT 0 1 0 0 q0
31 - - F -- OUTPUT 0 1 0 0 q1
Code:
s = Synthesized pin or logic cell
+ = Synchronous flipflop
/ = Slow slew-rate output
! = NOT gate push-back
r = Fitter-inserted logic cell
@ = Uses single-pin Clock Enable
& = Uses single-pin Output Enable
Device-Specific Information: f:\sin\top.rpt
top
** BURIED LOGIC **
Fan-In Fan-Out
IOC LC EC Row Col Primitive Code INP FBK OUT FBK Name
- 4 - C 23 OR2 ! 0 4 0 1 |am:14|ADDQ1:2|:366
- 6 - C 23 OR2 ! 0 4 0 2 |am:14|ADDQ1:2|:378
- 7 - C 17 OR2 0 4 0 1 |am:14|ADDQ1:2|:405
- 7 - C 23 OR2 0 4 0 1 |am:14|ADDQ1:2|:423
- 8 - C 23 OR2 s 0 4 0 1 |am:14|ADDQ1:2|~434~1
- 3 - C 23 OR2 0 4 0 4 |am:14|ADDQ1:2|:438
- 5 - C 17 OR2 0 4 0 2 |am:14|ADDQ1:2|:470
- 5 - C 18 OR2 0 4 0 2 |am:14|ADDQ1:2|:504
- 4 - A 22 OR2 0 4 0 2 |am:14|ADDQ1:2|:537
- 5 - A 21 OR2 0 4 0 2 |am:14|ADDQ1:2|:603
- 1 - A 17 OR2 0 3 0 1 |am:14|ADDQ1:2|:624
- 2 - C 17 AND2 s 0 3 0 4 |am:14|ADDQ1:2|~636~1
- 2 - C 23 OR2 0 4 0 6 |am:14|ADDQ1:2|:636
- 8 - A 21 OR2 0 4 0 2 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|pcarry1
- 2 - A 21 OR2 0 3 0 2 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|pcarry2
- 2 - A 22 OR2 0 3 0 2 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|pcarry3
- 1 - C 18 OR2 0 3 0 2 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|pcarry4
- 6 - C 17 OR2 0 4 0 2 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|pcarry5
- 8 - C 17 OR2 0 3 0 1 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|pcarry6
- 3 - A 21 OR2 0 2 0 8 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|:147
- 4 - A 21 OR2 0 4 0 15 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|:156
- 6 - A 21 OR2 0 3 0 14 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|:157
- 5 - A 22 OR2 0 3 0 14 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|:158
- 8 - C 18 OR2 0 3 0 15 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|:159
- 1 - C 17 OR2 0 4 0 15 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|:160
- 4 - C 17 OR2 0 3 0 18 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|:161
- 3 - C 17 OR2 0 3 0 15 |am:14|ADD8B:3|LPM_ADD_SUB:25|addcore:adder|:162
- 2 - A 01 OR2 0 4 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:128
- 4 - A 01 OR2 s 0 4 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~148~1
- 5 - A 04 OR2 s 0 2 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~149~1
- 3 - A 06 OR2 s 0 2 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~150~1
- 6 - A 06 OR2 s 0 2 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~151~1
- 3 - C 07 OR2 s 0 3 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~152~1
- 8 - C 07 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:153
- 3 - C 01 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:154
- 7 - C 01 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:155
- 6 - A 01 OR2 0 4 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:166
- 7 - A 01 OR2 0 4 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:167
- 8 - C 01 AND2 0 4 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:231
- 8 - A 01 OR2 s 0 3 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~319~1
- 1 - A 01 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:319
- 7 - A 04 OR2 0 3 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:320
- 7 - A 06 OR2 0 3 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:321
- 5 - A 06 OR2 0 3 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:322
- 6 - C 07 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:323
- 8 - C 04 OR2 s 0 4 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~324~1
- 1 - C 04 OR2 s 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~324~2
- 4 - C 06 OR2 s 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~324~3
- 5 - C 01 OR2 s 0 4 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~325~1
- 6 - C 01 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:325
- 3 - A 23 OR2 0 3 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:140
- 3 - A 05 OR2 s 0 4 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~142~1
- 1 - A 05 OR2 0 4 0 3 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:142
- 7 - A 03 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:143
- 4 - A 06 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:144
- 2 - C 02 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:145
- 5 - A 11 OR2 0 4 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:157
- 7 - C 07 AND2 0 2 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:218
- 2 - A 23 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:302
- 2 - A 05 OR2 0 3 0 3 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:304
- 6 - A 03 OR2 0 4 0 3 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:305
- 8 - A 06 OR2 0 4 0 3 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:306
- 3 - C 02 OR2 0 4 0 3 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:307
- 6 - A 23 OR2 0 4 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:133
- 4 - A 23 OR2 0 3 0 2 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:134
- 5 - A 05 OR2 0 3 0 5 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:135
- 6 - A 05 OR2 0 3 0 1 |am:14|LPM_MULT:6|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:136
- 5 - A 03 OR2 s 0 3 0 2 |am:1⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -