📄 hello.v
字号:
module hello (input clk,reset
,output reg q
);
reg[3:0] temp1,temp2;
always @(posedge clk,posedge reset)
begin
hello1;
end
task hello1;
begin
if(reset)
begin
temp1=0;
temp2=0;
end
else
if(temp1>=temp2)
begin
if(temp2>=0)
begin
temp2=temp2-1;
end
else
begin
temp2=15;
end
temp1=0;
q=~q;
end
else
begin
temp1=temp1+1;
end
end
endtask
endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -