📄 plus.vhd
字号:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY plus IS
PORT(a:IN INTEGER RANGE 0 TO 9;
b:IN INTEGER RANGE 0 TO 9;
m:OUT INTEGER RANGE 0 TO 81);
END plus;
ARCHITECTURE XYB OF plus IS
BEGIN
m<=a*b;
END XYB;
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