📄 counter.vhd
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--******************************************************
ENTITY counter IS
PORT(
count : IN STD_LOGIC; --时钟脉冲
BIN : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); --二进制
clr : IN STD_LOGIC --清除信号
);
END counter;
--*******************************************************
ARCHITECTURE a OF counter IS
SIGNAL Q : STD_LOGIC_VECTOR (3 DOWNTO 0) ;
SIGNAL RST, DLY : STD_LOGIC;
BEGIN
PROCESS (count,RST) -- 计数60
BEGIN
IF RST = '1' THEN
Q <= "0000"; -- 复位计数器
ELSIF count'event AND count = '1' THEN
Q <= Q+1; -- 计数值加1
END IF;
END PROCESS;
RST <= '1' WHEN Q=10 OR CLR='1' ELSE -- 复位信号设定
'0';
BIN <= Q ;
END a;
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