dled.v

来自「7段发光二极管vhdl程序」· Verilog 代码 · 共 28 行

module dled(seg , sl , clk);				//定义模块结构
    	output [7:0] seg;							//定义数码管段输出引脚
	   output [3:0] sl;							//定义数码管选择输出引脚
    	input clk;		  						//定义输入时钟引脚

		reg [7:0] seg_reg;						//定义数码管段输出寄存器
		reg [3:0] sl_reg;					   	//定义数码管选择输出寄存器
		reg [3:0] disp_dat;						//定义显示数据寄存器
		reg [25:0] count;		   				//定义计数器寄存器
		reg [15:0] disp_buf;

always @(posedge clk)							//定义clock信号下降沿触发
begin
	count=count+1;								   //计数器值加1
end

always @(posedge count[24])
begin
	disp_buf = disp_buf+1;
end

always @(count[14:13])							//定义显示数据触发事件
begin
	case (count[14:13])							//选择扫描显示数据
		2'h0: disp_dat = disp_buf[3:0];		//显示个位数值
		2'h1: disp_dat = disp_buf[7:4];		//显示十位数值
		2'h2: disp_dat = disp_buf[11:8];		//显示百位数值
		2'h3: disp_dat = disp_buf[15:12];	//显示