ac.v

来自「一个非常简单的cpu设计的原代码,是用verilog编写的」· Verilog 代码 · 共 12 行

module ac(din, clk, rst,acload, dout);
input[7:0]din;
input clk,rst,acload;
output[7:0] dout;
reg[7:0] dout;
always @(posedge clk or negedge rst)
if(!rst)
dout<=0;
else if(acload)
dout<=din;
endmodule