fdivision.v

来自「出租车计价器」· Verilog 代码 · 共 33 行

module fdivision(F40M,F1K); 

input F40M; 

output F1K; 

reg F1K; 

reg [23:0]j; 

always @(posedge F40M)   

begin

if(j==19999)  

begin 

j <= 0; 

F1K <= ~F1K; 

end 

else 

j <= j+1; 

end 

endmodule