_primary.vhd

来自「Xilinx的modelsim 仿真库！里面有许多库函数」· VHDL 代码 · 共 31 行

library verilog;
use verilog.vl_types.all;
entity mult_vgen_v1_0 is
    generic(
        c_a_width       : integer := 4;
        c_b_width       : integer := 4;
        c_has_aclr      : integer := 0;
        c_has_aset      : integer := 0;
        c_has_ce        : integer := 0;
        c_has_sclr      : integer := 0;
        c_has_sset      : integer := 0;
        c_output_reg    : integer := 0;
        c_pipelined     : integer := 0;
        c_sync_enable   : integer := 0;
        c_sync_priority : integer := 1;
        c_type          : integer := 0;
        tdel            : integer := 1
    );
    port(
        a               : in     vl_logic_vector;
        b               : in     vl_logic_vector;
        clk             : in     vl_logic;
        ce              : in     vl_logic;
        aclr            : in     vl_logic;
        aset            : in     vl_logic;
        sclr            : in     vl_logic;
        sset            : in     vl_logic;
        p               : out    vl_logic_vector
    );
end mult_vgen_v1_0;