_primary.vhd

来自「Xilinx的modelsim 仿真库！里面有许多库函数」· VHDL 代码 · 共 41 行

library verilog;
use verilog.vl_types.all;
entity x_ramb4_s16_s16 is
    generic(
        cds_action      : string  := "ignore";
        init_00         : integer := 0;
        init_01         : integer := 0;
        init_02         : integer := 0;
        init_03         : integer := 0;
        init_04         : integer := 0;
        init_05         : integer := 0;
        init_06         : integer := 0;
        init_07         : integer := 0;
        init_08         : integer := 0;
        init_09         : integer := 0;
        init_0a         : integer := 0;
        init_0b         : integer := 0;
        init_0c         : integer := 0;
        init_0d         : integer := 0;
        init_0e         : integer := 0;
        init_0f         : integer := 0
    );
    port(
        doa             : out    vl_logic_vector(15 downto 0);
        dob             : out    vl_logic_vector(15 downto 0);
        addra           : in     vl_logic_vector(7 downto 0);
        clka            : in     vl_logic;
        dia             : in     vl_logic_vector(15 downto 0);
        ena             : in     vl_logic;
        rsta            : in     vl_logic;
        wea             : in     vl_logic;
        addrb           : in     vl_logic_vector(7 downto 0);
        clkb            : in     vl_logic;
        dib             : in     vl_logic_vector(15 downto 0);
        enb             : in     vl_logic;
        rstb            : in     vl_logic;
        web             : in     vl_logic;
        gsr             : in     vl_logic
    );
end x_ramb4_s16_s16;