_primary.vhd

来自「Xilinx的modelsim 仿真库！里面有许多库函数」· VHDL 代码 · 共 8 行

library verilog;
use verilog.vl_types.all;
entity timespec is
    generic(
        cds_action      : string  := "ignore"
    );
end timespec;