mult17x17_u.v

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// Module: MULT17X17_U
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// Description: Verilog Sub-module
// 17-bit X 17-bit embedded unsigned multiplier (asynchronous)
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// Device: Virtex-II Family
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// Copyright (c) 2000 Xilinx, Inc.  All rights reserved.
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/**************************************
   Theory for 17x17 bit multiplier
    using lsb inputs, outputs

          [1'b0][a{16:0}]
        x [1'b0][b{16:0}]
     ---------------------------------
*************************************/
module MULT17X17_U (A,B,P);

input [16:0] A;
input [16:0] B;

output [33:0] P;
wire [35:0] Product;

//
// Instantiation Section
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MULT18X18 U_MULT17X17_U
  (
    .A ({1{1'b0}, A}) , 
    .B ({1{1'b0}, B}) , 
    .P (Product)   
  );
assign P = Product[33:0];

//
////////////////////////////////////////////////////////////////////////////////////

endmodule