_primary.vhd

来自「用Verilog HDL 语言编写的播放梁祝的程序」· VHDL 代码 · 共 12 行

library verilog;
use verilog.vl_types.all;
entity divf is
    port(
        divf_CLK        : out    vl_logic;
        sys_CLK         : in     vl_logic;
        CLR             : in     vl_logic;
        sysf            : in     vl_logic_vector(31 downto 0);
        divf            : in     vl_logic_vector(31 downto 0)
    );
end divf;