_primary.vhd

来自「帧同步模块的Veriolog源码。 在ModelSim下的一个工程。有测试文件」· VHDL 代码 · 共 16 行

library verilog;
use verilog.vl_types.all;
entity frame is
    generic(
        CAP             : integer := 0;
        SUS             : integer := 1
    );
    port(
        clk             : in     vl_logic;
        rst_n           : in     vl_logic;
        seri_in         : in     vl_logic;
        seri_out        : out    vl_logic;
        frame           : out    vl_logic
    );
end frame;