clkdiv.v

来自「卡式计费电话电路,用verilogHDL编写,主要完成模拟真实电话的功能」· Verilog 代码 · 共 19 行

//-------分频子模块--------//
//输入20MHz，输出4Hz（即T = 0.25s）
module clkdiv(clkin,clkout);
  parameter clk_count_max=5000000-1;  // 2^23=8388608
  input clkin;
  output clkout;
  reg clkout;
  reg[22:0] clk_count;
  
  always @(posedge clkin)
    begin
      if(clk_count>=clk_count_max)
        begin
          clkout<=1;                 // 当计数器计到最大值时，clkout为“1”
          clk_count<=0;
        end
      else
        begin
          clkout<=0;                 // 当计数器为其他值时，clkout为“0