abc.v

来自「卡式计费电话电路,用verilogHDL编写,主要完成模拟真实电话的功能」· Verilog 代码 · 共 10 行

module abc(clk,set);
input clk;
output set;
reg set;

always@(posedge clk)
begin 
	
end
endmodule