fdiv60.v

用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能

//====对输入时钟60分频，如1s->1min====//        
module fdiv60(clki,clr,clko,cnt);          
  input clki,clr;
  output clko,cnt;
  reg clko;
  reg[7:0] cnt;            // BCD计数器  
  
  always @(posedge clki or posedge clr)
    begin
      if(clr)
         cnt[7:0]<=0;						    // 清零
      else
        begin									// 计数
          if(cnt[7:0]==8'h59)
            cnt[7:0]<=0;
          else if(cnt[3:0]==9)
            cnt[7:0]<=cnt[7:0]+7;
          else
            cnt[7:0]<=cnt[7:0]+1;
        end        
      clko<=(cnt[7:0]==8'h59);               // 均为非阻塞赋值语句
    end
endmodule